test.tan.rpt

uart 通用异步接受机 编译环境为quartus

; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[3]   ; uart:inst|rxcnt[2]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|hunt       ; uart:inst|rxcnt[1]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[1]   ; uart:inst|rxcnt[1]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[2]   ; uart:inst|rxcnt[1]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[3]   ; uart:inst|rxcnt[1]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|hunt       ; uart:inst|rxcnt[0]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[0]   ; uart:inst|rxcnt[0]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[1]   ; uart:inst|rxcnt[0]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[2]   ; uart:inst|rxcnt[0]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[3]   ; uart:inst|rxcnt[0]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxcnt[0]   ; uart:inst|rxclk       ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxstop     ; uart:inst|rxparity    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxparity   ; uart:inst|rxreg[7]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxreg[7]   ; uart:inst|rxreg[6]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxreg[6]   ; uart:inst|rxreg[5]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxreg[5]   ; uart:inst|rxreg[4]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxreg[4]   ; uart:inst|rxreg[3]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxreg[3]   ; uart:inst|rxreg[2]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxreg[2]   ; uart:inst|rxreg[1]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxreg[1]   ; uart:inst|rxreg[0]    ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rxreg[0]   ; uart:inst|rxidle      ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|rx1        ; uart:inst|hunt        ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 147.06 MHz ( period = 6.800 ns )                    ; uart:inst|hunt       ; uart:inst|hunt        ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                      ;                       ;            ;          ;                             ;                           ;                         ;
+-----------------------------------------+-----------------------------------------------------+----------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'clk'                                                                                                                                                                                ;
+------------------------------------------+---------------------+--------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack                            ; From                ; To                 ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+------------------------------------------+---------------------+--------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txtag2   ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txreg[0] ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txreg[2] ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txreg[1] ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txreg[3] ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txreg[5] ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txreg[4] ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txreg[6] ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txtag1   ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txreg[7] ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|txparity ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
; Not operational: Clock Skew > Data Delay ; uart:inst|txdatardy ; uart:inst|tx       ; clk        ; clk      ; None                       ; None                       ; 4.400 ns                 ;
+------------------------------------------+---------------------+--------------------+------------+----------+----------------------------+----------------------------+--------------------------+


+----------------------------------------------------------------------------------+
; tsu                                                                              ;
+-------+--------------+------------+------------+----------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From       ; To                   ; To Clock ;
+-------+--------------+------------+------------+----------------------+----------+
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst|cnt[0]     ; clk      ;
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst|cnt[1]     ; clk      ;
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst|hunt       ; clk      ;
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst|cnt[2]     ; clk      ;
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst|txclk      ; clk      ;
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst|txdatardy  ; clk      ;
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst|rxdatardy  ; clk      ;
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst1|hunt      ; clk      ;
; N/A   ; None         ; 3.800 ns   ; RESET      ; uart:inst1|rxdatardy ; clk      ;
; N/A   ; None         ; 3.500 ns   ; WR         ; uart:inst|wr1        ; clk      ;
; N/A   ; None         ; 3.400 ns   ; RX         ; uart:inst|rx1        ; clk      ;
; N/A   ; None         ; 3.400 ns   ; RX         ; uart:inst|hunt       ; clk      ;
; N/A   ; None         ; 3.400 ns   ; RD         ; uart:inst1|rd1       ; clk      ;
; N/A   ; None         ; 3.000 ns   ; WR         ; uart:inst|txre