test.tan.rpt

来自「uart 通用异步接受机 编译环境为quartus」· RPT 代码 · 共 338 行 · 第 1/5 页

; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk             ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                                                       ;
+-----------------------------------------+-----------------------------------------------------+----------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                 ; To                    ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+----------------------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|framingerr ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|parityerr  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|overrun    ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxhold[7]  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxhold[6]  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxhold[5]  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxhold[4]  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxhold[3]  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxhold[2]  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxhold[1]  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxhold[0]  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxdatardy  ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxidle1    ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxcnt[3]   ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxcnt[2]   ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxcnt[1]   ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|rxcnt[0]   ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 76.34 MHz ( period = 13.100 ns )                    ; uart:inst1|rxidle    ; uart:inst1|hunt       ; clk        ; clk      ; None                        ; None                      ; 4.600 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxstop    ; uart:inst1|framingerr ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|paritygen ; uart:inst1|parityerr  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxreg[7]  ; uart:inst1|rxhold[7]  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxreg[6]  ; uart:inst1|rxhold[6]  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxreg[5]  ; uart:inst1|rxhold[5]  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxreg[4]  ; uart:inst1|rxhold[4]  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxreg[3]  ; uart:inst1|rxhold[3]  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxreg[2]  ; uart:inst1|rxhold[2]  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxreg[1]  ; uart:inst1|rxhold[1]  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst1|rxreg[0]  ; uart:inst1|rxhold[0]  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|tx         ; uart:inst1|hunt       ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|framingerr  ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|parityerr   ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|tx         ; uart:inst1|rx1        ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|overrun     ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|rxdatardy   ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|rxidle1     ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|rxcnt[3]    ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|rxcnt[2]    ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|rxcnt[1]    ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|rxcnt[0]    ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 77.52 MHz ( period = 12.900 ns )                    ; uart:inst|rxidle     ; uart:inst|hunt        ; clk        ; clk      ; None                        ; None                      ; 4.500 ns                ;
; N/A                                     ; 78.13 MHz ( period = 12.800 ns )                    ; uart:inst|rxstop     ; uart:inst|framingerr  ; clk        ; clk      ; None                        ; None                      ; 4.400 ns                ;