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VHDL编写的异步通信串行口设计用Quartus工具编译
VHDL编写的异步通信串行口设计用Quartus工具编译
VHDL/FPGA/Verilog
209 K
114 次下载
2014-01-24
资源详细信息
文件格式
RAR
文件大小
209 K
资源分类
VHDL/FPGA/Verilog
上传者
xingxian
发布时间
2014-01-24 22:15
下载统计
114
次
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2 积分
VHDL编写的异步通信串行口设计用Quartus工具编译 - 资源详细说明
VHDL编写的异步通信串行口设计用Quartus工具编译
VHDL编写的异步通信串行口设计用Quartus工具编译 - 源码文件列表
本资源包含 100 个源码文件
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1
rx.sym
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2
uarttest.mmf
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3
uarttest(9).cnf
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4
clk_pdiv.inc
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5
uartctrl.bsf
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6
uart.acf
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7
tx.tdf
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8
shiftreg.inc
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9
uart.qws
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10
clk_pdiv.tdf
查看源码
11
filt_tpl.sym
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12
uart.done
查看源码
13
uarttest.scf
查看源码
14
sim.cfg
查看源码
15
uart.qpf
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