oneinc.vhd

大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟

-- MAX+plus II 
-- Clearable add1

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY add1 IS
	PORT(
		a,b		: IN	STD_LOGIC;
		s,c  	: OUT	STD_LOGIC);
END add1;

ARCHITECTURE add1_logic OF add1 IS
  BEGIN
   s<=a xor b;
   c<=a and b;
END add1_logic;