clkdiv.v

采用Verilog HDL设计

/* 带异步清零的时钟分频子模块，用于将20MHz时钟分频为6MHz和4Hz。 */
module  clkdiv(clk,clr,clk_6M,clk_4);
  input clk,clr; 						//clk为系统时钟，f= 20MHz
  output clk_6M,clk_4;					//输出时钟
  parameter	clk6M_cnt_M=2,clk4_cnt_M=2500000-1;		//分频系数=20M/4=5000000
    

  reg clk_6M,clk_4;
  reg [1:0] clk6M_cnt;					//0-12,counter for fas_set
  reg [22:0] clk4_cnt;					//2^23=8388608，故计数器位数为23。0-49,cnt for hlf_sec
  
	//（1）对20MHz的时钟clk 3分频，得到clk_6M的f = 6.67MHz，即T=1/6.67MHz = 151ns
  always@(posedge clk or posedge clr )
    begin
      if(clr)                   	// 异步清零，高有