prom.v

這是用verilog寫的一個簡單的處理器

/*
`define LDA    4'b0000
`define ADD    4'b0001
`define SUB    4'b0010
`define INC    4'b0011
`define DEC    4'b0100
`define AND    4'b0101
`define OR     4'b0110
`define NOT    4'b0111
`define XOR    4'b1000
`define JZ     4'b1001
`define JMP    4'b1010
`define OUT    4'b1110	
`define HLT    4'b1111
*/

module PROM ( ADDR ,DATA );
	
	input [3:0] ADDR ;
	wire [3:0] ADDR ;
	
	output [7:0] DATA ;
	reg [7:0] DATA ;
	
	always @(ADDR)
		case (ADDR)
			4'h0:DATA = 8'h06 ;
			4'h1:DATA = 8'h95 ;
			4'h2:DATA = 8'hE0 ;
			4'h3:DATA = 8'h40 ;
			4'h4:DATA = 8'hA1 ;
			4'h5:DATA = 8'hf0 ;
			4'h6:DATA = 8'h1a ;
			4'h7:DATA = 8'h54 ;
			4'h8:DATA = 8'h2f ;
			4'h9:DATA = 8'h13 ;
			default:DATA = 8'hxx ;
		endcase 
	
	
endmodule