_primary.vhd

来自「发一个基于ModelSim仿真的Verilog源代码包」· VHDL 代码 · 共 8 行

library verilog;
use verilog.vl_types.all;
entity convencdtestbnch is
    generic(
        n               : integer := 15
    );
end convencdtestbnch;