crc12_4.v

用于计算CRC的verilog HDL源码

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//
// crc calculation
// This VERILOG code was generated using CRCGEN.PL version 1.6
// Last Modified: 02/26/2001
// Options Used:
//    Module Name = crc32
//      CRC Width = 12
//     Data Width = 4
//     CRC Init   = 0
//     Polynomial = [0 -> 12]
//        1 1 1 1 0 0 0 0 0 0 0 1 1
//
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//             A PARTICULAR PURPOSE, OR AGAINST INFRINGEMENT.
//
// Copyright (c) 2001 Xilinx, Inc.  All rights reserved.
//
//
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module crc32 (
   crc_reg, 
   crc,
   d,
   calc,
   init,
   d_valid,
   clk,
   reset
   );

output [31:0] crc_reg;
output [7:0]  crc;

input  [7:0]  d;
input         calc;
input         init;
input         d_valid;
input         clk;
input         reset;

reg    [31:0] crc_reg;
reg    [7:0]  crc;

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// Internal Signals
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wire   [31:0] next_crc;

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// Infer CRC-12 registers
// 
// The crc_reg register stores the CRC-12 value.
// The crc register is the most significant 4 bits of the 
// CRC-12 value.
//
// Truth Table:
// -----+---------+----------+----------------------------------------------
// calc | d_valid | crc_reg  | crc 
// -----+---------+----------+----------------------------------------------
//  0   |     0   | crc_reg  | crc 
//  0   |     1   |  shift   | bit-swapped, complimented msbyte of crc_reg
//  1   |     0   | crc_reg  | crc 
//  1   |     1   | next_crc | bit-swapped, complimented msbyte of next_crc
// -----+---------+----------+----------------------------------------------
// 
//////////////////////////////////////////////////////////////////////////////
 
always @ (posedge clk or posedge reset)
begin
   if (reset) begin
      crc_reg <= 12'h000;
      crc     <= 4'h0;
   end
   
   else if (init) begin
      crc_reg <= 12'h000;
      crc     <=  4'h0;
   end

   else if (calc & d_valid) begin
      crc_reg <= next_crc;
      crc     <= ~{next_crc[8], next_crc[9], next_crc[10], next_crc[11]};
   end
   
   else if (~calc & d_valid) begin
      crc_reg <=  {crc_reg[7:0], 4'h0};
      crc     <= ~{crc_reg[4], crc_reg[5], crc_reg[6], crc_reg[7]};
   end
end

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// CRC XOR equations
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assign next_crc[0] = d[0] ^ d[1] ^ crc_reg[8] ^ d[2] ^ crc_reg[10] ^ crc_reg[9] ^ d[3] ^ crc_reg[11];
assign next_crc[1] = crc_reg[8] ^ d[3];
assign next_crc[2] = d[0] ^ crc_reg[8] ^ d[1] ^ crc_reg[10] ^ d[3] ^ crc_reg[11];
assign next_crc[3] = crc_reg[8] ^ d[1] ^ crc_reg[10] ^ d[3];
assign next_crc[4] = d[0] ^ crc_reg[0] ^ d[2] ^ crc_reg[9] ^ crc_reg[11];
assign next_crc[5] = d[1] ^ crc_reg[10] ^ crc_reg[1];
assign next_crc[6] = d[0] ^ crc_reg[11] ^ crc_reg[2];
assign next_crc[7] = crc_reg[3];
assign next_crc[8] = crc_reg[4];
assign next_crc[9] = crc_reg[5];
assign next_crc[10] = crc_reg[6];
assign next_crc[11] = d[0] ^ crc_reg[7] ^ d[1] ^ crc_reg[8] ^ d[2] ^ crc_reg[10] ^ crc_reg[9] ^ d[3] ^ crc_reg[11];
endmodule