准循环LDPC码的编译码器设计及FPGA实现

准循环低密度校验码(Quasi-Cyslic Low-Density Parity-Check Codes，QC-LDPC)是LDPC码的一个子类。QC-LDPC码在编码和译码时，具备了其它类型的LDPC码不具有的很多优...

准循环LDPC码编译码的FPGA实现准循环LDPC码编译码的FPGA实现

准循环LDPC码的半并行译码器设计，利用准循环LDPC 码的结构特点!使用半并行结构的译码器可以实现复杂度和译码速率的有效折中" 提出了一种半并行 结构的实现方法!并通过FPGA 上的实现验证了性能"

LDPC码自在上个世纪九十年代被重新发现以来，以其接近香农极限的纠错性能，以及译码复杂度低、吞吐率高的优点引起了人们的关注，成为继Turbo码之后信道编码界的又一研究热点。如今，LDPC码已经广泛应用于DVB-S2、CM...

800Mbps准循环LDPC码译码器的FPGA实现

低密度校验(LDPC)码被证明是一类纠错性能逼近Shannon限的好码。多元 LDPC码与二元LDPC码相比性能更好，然而，这是以高译码复杂度为代价的。本文作者结合国家863计划项目(2006AA01Z267)，对多元L...