基于BIST的带时延故障的FPGA测试

随着超大规模集成电路的迅速发展，90纳米技术已经应用，上千万门的集成电路已经产生。一方面，芯片封装越来越小，引脚越来越密，印制电路饭的密度日益增大，芯片的互连测试成为一个亟待解决的问题。另一方面，芯片或功能模块内部有很多节点无法探测，对这些节点和功能块测试是又一个测试的难题。随着集成电路的进一步发展，使用外部设备测试电路板将更加困难。近年来提出的可测性设计(DesignforTestability,DFT)成了解决上述测试问题的有效途径。自测试时常是在软件中实现的，但一种纯软件自测试方法在系统级满足要求时，会有若干缺点。这种测试可能诊断分辨率差。此外，一种良好的软件式测试可能开发时间很长、很慢，而且费用大。一种越来越受到注意的方法是内建自测试(BuiltinSelfTest,BIST)一也就是在硬件本身中实现自测试。然而相比工程领域，国内对现场可编程门阵列(FieldProgrammableGateArray,FPGA)的BIST测试技术成功应用的报道并不多，作者的工作就是基于以上事实展开的。本论文主要讨论的是可编程逻辑器件FPGA的BIST理论、方法和应用。重点对BIST测试生成算法、设计、应用进行了探讨。 本文讨论了BIST设计原理和方法，研究了FPGA故障模型，基于这些模型、原理和方法，研究了BIST测试激励的产生和测试响应的分析方法，对测试激励产生器和测试响应分析器进行了改进，提出一种基于遗传算法(GenerationAlgorithm,GA)和线性反馈移位寄存器(LinearFeedbackShiftRegister,LFSR)方法的测试向量产生算法，该算法能对时延故障进行测试，并能提高测试效率，同时能有效降低电路功耗。本文对FPGA自修复技术进行了尝试性探讨，提出一种胚胎型仿生硬件模型。论文最后设计了一个实例，验证了本论文方法对FPGA器件的自修复技术的有效性。 理论研究、实验和仿真结果验证了文中提出的算法和设计方法的正确性。

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