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VHDL/FPGA/Verilog
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一个带overflow功能的加法器的实现
一个带overflow功能的加法器的实现
VHDL/FPGA/Verilog
10 K
24 次下载
2013-12-05
资源详细信息
文件格式
RAR
文件大小
10 K
资源分类
VHDL/FPGA/Verilog
上传者
xiaoy2000
发布时间
2013-12-05 11:37
下载统计
24
次
所需积分
2 积分
一个带overflow功能的加法器的实现 - 资源详细说明
一个带overflow功能的加法器的实现,采用Matlab+Simulink
一个带overflow功能的加法器的实现 - 源码文件列表
本资源包含 1 个源码文件
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1
add_overflow.mdl
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