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VHDL/FPGA/Verilog
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该程序实现一个数字钟
该程序实现一个数字钟
VHDL/FPGA/Verilog
674 K
82 次下载
2016-07-11
资源详细信息
文件格式
RAR
文件大小
674 K
资源分类
VHDL/FPGA/Verilog
上传者
zh64077118
发布时间
2016-07-11 00:18
下载统计
82
次
所需积分
2 积分
该程序实现一个数字钟 - 资源详细说明
该程序实现一个数字钟,带调整时间功能,在调整时间时,对应的位置闪烁显示。 CLR 为清零端,该键为‘1’时,时钟显示”000000“; EN 计数使能端,该键为‘1’时,时钟停止; MODE 模式选择按钮,在4种模式下循环:正常-小时调整-分调整-秒调整。 INC 调整时间按钮,该键为‘1’时,对应位置加1;
该程序实现一个数字钟 - 源码文件列表
本资源包含 93 个源码文件
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1
myshizhong.fit.rpt
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2
myshizhong.qws
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3
myshizhong.asm.rpt
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4
myshizhong.bdf
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5
myshizhong.qpf
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6
clock.vwf
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7
myshizhong.sim.rpt
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8
clock.bsf
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9
myshizhong.flow.rpt
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10
myshizhong.done
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11
myshizhong.qsf
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12
myshizhong.map.rpt
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13
clock.vhd
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14
myshizhong.map.summary
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15
myshizhong.tan.rpt
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