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基于CPLD的扰码与解扰码器的设计
基于CPLD的扰码与解扰码器的设计
VHDL/FPGA/Verilog
40 K
126 次下载
2016-06-21
资源详细信息
文件格式
RAR
文件大小
40 K
资源分类
VHDL/FPGA/Verilog
上传者
hard
发布时间
2016-06-21 00:24
下载统计
126
次
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2 积分
基于CPLD的扰码与解扰码器的设计 - 资源详细说明
基于CPLD的扰码与解扰码器的设计,扰码用M序列实现,m序列级数和频率可选
基于CPLD的扰码与解扰码器的设计 - 源码文件列表
本资源包含 1 个源码文件
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1
基于cpld的扰码解扰码器设计.doc
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