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VHDL/FPGA/Verilog
> 此代码用于产生系统设计仿真阶段需要的仿真数据
此代码用于产生系统设计仿真阶段需要的仿真数据
资源大小:
36 K
上传时间:
2013-12-21
上传用户:
jianmingcao
资源积分:
2 下载积分
标 签:
仿真
代码
系统设计
数据
资 源 简 介
此代码用于产生系统设计仿真阶段需要的仿真数据,运行的结果是一系列随机数。编译后可生成数据产生模块,在其他工程中之间调用之作为数据输入即可,对vhdl涉及仿真有一定的帮助
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