alter控制VGA输出VHDL源代码 使用方法： 1.拷贝到硬盘 - 免费下载

VHDL/FPGA/Verilog资源 文件大小：39 K

📋 资源详细信息

文件格式
未知
所属分类
VHDL/FPGA/Verilog
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文件大小
39 K
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⭐⭐⭐⭐⭐ (5/5)

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资源简介

alter控制VGA输出VHDL源代码 使用方法： 1.拷贝到硬盘，用Quartus中新建工程，添加文件即可。

源码文件列表

📂 共 25 个源码文件 点击文件名可在线查看源代码

1 📃
使用说明.txt
大小: 86 B
查看源码
2 📄
vga_defines.v
大小: 374 B
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3 📄
vga_tgen.v
大小: 1.9 KB
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4 📄
vga_vtim.v
大小: 2.72 KB
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5 📄
vga_fifo.v
大小: 5.17 KB
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6 📄
timescale.v
大小: 25 B
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7 📄
vga_fifo_dc.v
大小: 2.52 KB
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8 📄
vga_curproc.v
大小: 6.11 KB
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9 📄
sync_check.v
大小: 3.82 KB
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10 📄
vga_csm_pb.v
大小: 2.38 KB
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11 📄
wb_model_defines.v
大小: 51 B
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12 📄
vga_cur_cregs.v
大小: 1.64 KB
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13 📄
test_bench_top.v
大小: 11.83 KB
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14 📄
vga_clkgen.v
大小: 1.37 KB
查看源码
15 📄
wb_b3_check.v
大小: 4.09 KB
查看源码
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