FIFO的Verilog程序已在modelsim中编译通过并且可以通过DC进行综合 - 免费下载

VHDL/FPGA/Verilog资源文件大小：60 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

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上传时间

2015-11-22 10:33

文件大小

60 K

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资源简介

FIFO的Verilog程序已在modelsim中编译通过并且可以通过DC进行综合

源码文件列表

📂 共 53 个源码文件点击文件名可在线查看源代码

1 📄

writer_fsm.vhd.bak

大小: 3.96 KB

2 📄

fsm_tb.vhd

大小: 2.92 KB

3 📄

_primary.dat

4 ⚙️

behav.asm

5 📄

behav.dat

6 📄

_primary.dat

7 ⚙️

behav.asm

8 📄

behav.dat

9 📄

_info

大小: 4.77 KB

10 📄

behavial.dat

11 📄

_primary.dat

12 ⚙️

behavial.asm

13 📄

_primary.dat

14 ⚙️

behav.asm

15 📄

behav.dat

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#modelsim #Verilog #FIFO #程序

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