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VHDL几个设计实例,用WHEN ELSE 语句实现条件赋值等

VHDL/FPGA/Verilog 5 K 154 次下载 2014-01-18

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5 K

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VHDL/FPGA/Verilog

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发布时间

2014-01-18 12:20

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VHDL几个设计实例,用WHEN ELSE 语句实现条件赋值等 - 资源详细说明

VHDL几个设计实例,用WHEN ELSE 语句实现条件赋值等

VHDL几个设计实例,用WHEN ELSE 语句实现条件赋值等 - 源码文件列表

本资源包含 8 个源码文件支持在线预览，点击文件名即可查看

1

fifo.txt

2

元件例化与层次设计.txt

3

条件赋值：使用when else语句.vhd

4

计数器：std_logic_unsigned的用法.txt

5

计数器：generate语句的应用.txt

6

条件赋值：使用多路选择器.vhd

7

加法器：generate语句的应用.txt

8

条件赋值：使用列举类型.vhd

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