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用verilog编写的网卡芯片rtl级。前仿后仿都通过了

VHDL/FPGA/Verilog 92 K 63 次下载 2015-03-31

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文件格式

RAR

文件大小

92 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2015-03-31 20:05

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63 次

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用verilog编写的网卡芯片rtl级。前仿后仿都通过了 - 资源详细说明

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用verilog编写的网卡芯片rtl级。前仿后仿都通过了 - 源码文件列表

本资源包含 33 个源码文件支持在线预览，点击文件名即可查看

1

eth_receivecontrol.v

2

timescale.v

3

todo

4

eth_crc.v

5

xilinx_dist_ram_16x32.v

6

eth_transmitcontrol.v

7

eth_txstatem.v

8

eth_macstatus.v

9

eth_registers.v

10

eth_random.v

11

eth_maccontrol.v

12

eth_shiftreg.v

13

eth_register.v

14

eth_rxethmac.v

15

eth_wishbone.v

查看完整源码列表 (共 33 个文件) →

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