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VHDL/FPGA/Verilog
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并串转换器:将并行输入的信号以串行方式输出
并串转换器:将并行输入的信号以串行方式输出
VHDL/FPGA/Verilog
126 K
197 次下载
2013-12-21
资源详细信息
文件格式
RAR
文件大小
126 K
资源分类
VHDL/FPGA/Verilog
上传者
haowfei
发布时间
2013-12-21 23:09
下载统计
197
次
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2 积分
并串转换器:将并行输入的信号以串行方式输出 - 资源详细说明
并串转换器:将并行输入的信号以串行方式输出,这里要注意需先对时钟进行分频,用得到的低频信号控制时序,有利于观察结果(可以通过L灯观察结果)
并串转换器:将并行输入的信号以串行方式输出 - 源码文件列表
本资源包含 68 个源码文件
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1
div.vhd
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2
p2s.hif
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3
top.pin
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4
div.jbc
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5
p2s.acf
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6
top(7).cnf
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7
p2s.jam
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8
div(2).cnf
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9
top.ndb
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10
p2s.pin
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11
u5275518.dls
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12
p2s.vhd
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13
test.mmf
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14
div.sym
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15
lib.dls
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