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该文件是一份本人设计的实验报告

VHDL/FPGA/Verilog 90 K 189 次下载

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该文件是一份本人设计的实验报告,报告内详细说明了用VHDL语言,设计一个三位动态显示的计数器。采用模块化得设计,设计通过了仿真以及下载实现。总的文件是:shixian.vhd,下面包括四个元件:jishu1000.vhd,xzqh.vhd,senvedec.vhd,disp.vhd.

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