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VHDL/FPGA/Verilog
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这是一个8位全加器
这是一个8位全加器
VHDL/FPGA/Verilog
156 K
74 次下载
2017-07-16
资源详细信息
文件格式
RAR
文件大小
156 K
资源分类
VHDL/FPGA/Verilog
上传者
jellylihui
发布时间
2017-07-16 10:18
下载统计
74
次
所需积分
2 积分
这是一个8位全加器 - 资源详细说明
这是一个8位全加器,利用vhdl完成了电路的构成,
这是一个8位全加器 - 源码文件列表
本资源包含 68 个源码文件
支持在线预览,点击文件名即可查看
1
ade.qpf
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2
ade.map.rpt
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3
fadder.bsf
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4
ade.tan.rpt
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5
ade.bsf
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6
ade.flow.rpt
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7
ade.done
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8
ade.sim.rpt
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9
fadder.vwf
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10
ade.fit.rpt
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11
ade.fit.smsg
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12
ade.asm.rpt
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13
ade.fit.summary
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14
ade.sof
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15
ade.tcl
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