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EDA设计实验
EDA设计实验
VHDL/FPGA/Verilog
3 K
46 次下载
2014-01-15
资源详细信息
文件格式
RAR
文件大小
3 K
资源分类
VHDL/FPGA/Verilog
上传者
norwaybaby
发布时间
2014-01-15 19:44
下载统计
46
次
所需积分
2 积分
EDA设计实验 - 资源详细说明
EDA设计实验,用VHDL编写的数字时钟代码,能显示分,秒,小时。根据所设置的频率不同,能够调整时间快慢。
EDA设计实验 - 源码文件列表
本资源包含 3 个源码文件
支持在线预览,点击文件名即可查看
1
cnt60.vhd
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2
cnt24.vhd
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3
clock.vhd
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