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VHDL/FPGA/Verilog
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实现十六位加法器
实现十六位加法器
VHDL/FPGA/Verilog
104 K
125 次下载
2013-12-21
资源详细信息
文件格式
RAR
文件大小
104 K
资源分类
VHDL/FPGA/Verilog
上传者
gbefg152
发布时间
2013-12-21 21:18
下载统计
125
次
所需积分
2 积分
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实现十六位加法器,是书籍上配套的应该可用
实现十六位加法器 - 源码文件列表
本资源包含 53 个源码文件
支持在线预览,点击文件名即可查看
1
adder8_assignment_defaults.qdf
查看源码
2
adder8.map.rpt
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3
adder8.qsf
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4
adder8.tan.rpt
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5
adder8.map.summary
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6
adder8.done
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7
adder8.pin
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8
adder8.sof
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9
fulladder.vhd
查看源码
10
adder8.fit.summary
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11
adder8.map.eqn
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12
adder8.vhd
查看源码
13
adder8.qws
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14
adder8.asm.rpt
查看源码
15
adder8.tan.summary
查看源码
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