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VHDL/FPGA/Verilog
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完成一个加速器设计
完成一个加速器设计
VHDL/FPGA/Verilog
2 K
61 次下载
2017-01-25
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
Mrsliu
发布时间
2017-01-25 00:08
下载统计
61
次
所需积分
2 积分
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完成一个加速器设计,全加器,具 8位计数器
完成一个加速器设计 - 源码文件列表
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1
shifter.vhd
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