欢迎来到虫虫开发者社区 — 百万工程师技术资源
关于我们
网站地图
登录
注册
虫
虫虫开发者社区
首页
资源下载
资源专辑
热门软件
精品资源
电子书
上传资源
首页
›
资源下载
›
VHDL/FPGA/Verilog
›
基于eda中vhdl语言的一位全加器的设计
基于eda中vhdl语言的一位全加器的设计
VHDL/FPGA/Verilog
840 K
115 次下载
2014-01-15
资源详细信息
文件格式
RAR
文件大小
840 K
资源分类
VHDL/FPGA/Verilog
上传者
scorpioll
发布时间
2014-01-15 21:33
下载统计
115
次
所需积分
2 积分
基于eda中vhdl语言的一位全加器的设计 - 资源详细说明
基于eda中vhdl语言的一位全加器的设计,详细的设计过程和实验现象,相互学习
基于eda中vhdl语言的一位全加器的设计 - 源码文件列表
本资源包含 1 个源码文件
支持在线预览,点击文件名即可查看
1
现代数字系统设计实验报告-实验1.doc
查看源码
温馨提示:
点击文件名或"查看源码"按钮可在线浏览源代码,支持语法高亮显示。
立即下载 基于eda中vhdl语言的一位全加器的设计
立即下载
提示:下载后请用压缩软件解压,推荐使用 WinRAR 或 7-Zip
下载说明与使用指南
下载说明
本资源需消耗
2积分
24小时内重复下载不扣分
支持断点续传功能
资源永久有效可用
使用说明
下载后使用解压软件解压
推荐使用 WinRAR 或 7-Zip
如有密码请查看资源说明
解压后即可正常使用
积分获取方式
上传优质资源获得积分
每日签到免费领取积分
邀请好友注册获得奖励
查看详情 →
相关技术标签
点击标签浏览更多相关VHDL/FPGA/Verilog资源:
#VHDL
#全加器
#FPGA
相关VHDL/FPGA/Verilog资源推荐
1
基于eda中
VHDL
语言的一位
全加器
的设计
基于eda中VHDL语言的一位全加器的设计,详细的设计过程和实验现象,相互学习...
2014-01-15
115 次
1114 浏览
2
用
VHDL
语言设计四位
全加器
用VHDL语言设计四位全加器,有低位进位和高位进位。...
2013-12-26
132 次
1477 浏览
3
8位
全加器
的
VHDL
语言描述
8位全加器的VHDL语言描述,有需要的顶一下。...
2017-05-30
198 次
1367 浏览
4
FFT的
VHDL
语言程序,属于电子EDA,
VHDL
语言设计
FFT的VHDL语言程序,属于电子EDA,VHDL语言设计...
2014-12-07
147 次
1057 浏览
5
基于
FPGA
和sopc的用
VHDL
语言编写的EDA移位相加硬件乘法器
基于FPGA和sopc的用VHDL语言编写的EDA移位相加硬件乘法器...
2013-11-29
135 次
1078 浏览
6
用
VHDL
语言设计CPU中的一部分:加法器的设计
用VHDL语言设计CPU中的一部分:加法器的设计,包括多种加法器的设计方法!内容为英文...
2015-06-11
78 次
1102 浏览
7
eda四位
全加器
本资源提供了一个完整的EDA四位全加器设计方案,适用于电子工程、数字电路设计等领域的学习与实践。内含详细的设计图纸和技术文档,非常适合高校学生及电子爱好者深入理解全加器的工作原理及其在实际项目中的应用...
2025-11-27
1 次
19 浏览
8
用一位
全加器
组成四位
全加器
. 所用语言是Verilog HDL. 主要用在加法器的设计中。
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。...
2015-05-02
135 次
2154 浏览
9
电子EDA,
VHDL
语言设计8位的fifo数据缓冲器的
VHDL
源程序
电子EDA,VHDL语言设计8位的fifo数据缓冲器的VHDL源程序...
2016-01-10
59 次
1074 浏览
10
一个用
VHDL
语言编写的
全加器
一个用VHDL语言编写的全加器,是数字电路EDA设计的一个例子,可能不太特别,但是应该可以用一下的。...
2014-10-29
186 次
1275 浏览
用户登录
登录后可下载更多技术资源
×
加载中...
加载登录表单中...
用户注册
送10积分
加入工程师资源平台
×
加载中...
加载注册表单中...
找回密码
通过邮箱重置您的账号密码
×
加载中...
加载表单中...
需要登录
登录后即可使用更多功能
×
新用户注册即送10积分,可用于下载资源
👋
退出登录
确认要退出当前账号吗?
×
退出后需要重新登录才能下载资源