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用VHDL实现的一个uart控制器
用VHDL实现的一个uart控制器
VHDL/FPGA/Verilog
2 K
197 次下载
2014-01-23
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
VHDL/FPGA/Verilog
上传者
wuqiweipp
发布时间
2014-01-23 13:50
下载统计
197
次
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2 积分
用VHDL实现的一个uart控制器 - 资源详细说明
用VHDL实现的一个uart控制器,输入时钟为33M
用VHDL实现的一个uart控制器 - 源码文件列表
本资源包含 1 个源码文件
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1
uart.vhd
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