虫虫虫开发者社区

上传资源

《Verilog HDL 语言编程》异步FIFO设计（基于Verilog)

VHDL/FPGA/Verilog 3 K 68 次下载 2016-08-30

资源详细信息

文件格式

RAR

文件大小

3 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2016-08-30 20:28

下载统计

68 次

所需积分

2 积分

《Verilog HDL 语言编程》异步FIFO设计（基于Verilog) - 资源详细说明

《Verilog HDL 语言编程》异步FIFO设计（基于Verilog)

《Verilog HDL 语言编程》异步FIFO设计（基于Verilog) - 源码文件列表

本资源包含 5 个源码文件支持在线预览，点击文件名即可查看

1

wptr_full.v

2

rptr_empty.v

3

dp_ram.v

4

async_fifo.v

5

async_cmp.v

温馨提示：点击文件名或"查看源码"按钮可在线浏览源代码，支持语法高亮显示。

立即下载《Verilog HDL 语言编程》异步FIFO设计（基

提示：下载后请用压缩软件解压，推荐使用 WinRAR 或 7-Zip

下载说明与使用指南

下载说明

本资源需消耗 2积分
24小时内重复下载不扣分
支持断点续传功能
资源永久有效可用

使用说明

下载后使用解压软件解压
推荐使用 WinRAR 或 7-Zip
如有密码请查看资源说明
解压后即可正常使用

积分获取方式

上传优质资源获得积分
每日签到免费领取积分
邀请好友注册获得奖励
查看详情 →

相关技术标签

点击标签浏览更多相关VHDL/FPGA/Verilog资源：

#Verilog #FIFO #异步 #设计

相关VHDL/FPGA/Verilog资源推荐