1.6个数码管静态显示驱动 2.按键模式选择(时分秒)与调整控制 3.用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个 VHDL/FPGA/Verilog 246 K 198 次下载 2013-12-09