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VHDL/FPGA/Verilog
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本代码根据包头、包尾指示
本代码根据包头、包尾指示
VHDL/FPGA/Verilog
3 K
134 次下载
2014-06-22
资源详细信息
文件格式
RAR
文件大小
3 K
资源分类
VHDL/FPGA/Verilog
上传者
granite518
发布时间
2014-06-22 08:00
下载统计
134
次
所需积分
2 积分
本代码根据包头、包尾指示 - 资源详细说明
本代码根据包头、包尾指示,将两路数据合路调度成一路输出
本代码根据包头、包尾指示 - 源码文件列表
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combine_module.vhd
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