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基本VERILOG模块

VHDL/FPGA/Verilog 12 K 100 次下载 2016-03-19

资源详细信息

文件格式

压缩包

文件大小

12 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2016-03-19 10:20

下载统计

100 次

所需积分

2 积分

基本VERILOG模块 - 资源详细说明

基本VERILOG模块，有相当多的功能，慢慢欣赏吧

基本VERILOG模块 - 源码文件列表

本资源包含 12 个源码文件支持在线预览，点击文件名即可查看

1

delay_d.v

2

rd_cntrl_r.v

3

mux_8x1_m.v

4

output_pipeline_o.v

5

or4x32_reg_o.v

6

reg32_r.v

7

parameter_file.v

8

ser_par_lib.v

9

top_vhd_t.v

10

wr_cntrl_w.v

11

s2p8x32_s.v

12

sync_s.v

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