delay_d.v

来自「基本VERILOG模块」· Verilog 代码 · 共 38 行

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// Verilog file generated by X-HDL - Revision 3.2.34  Oct. 7, 2003 
// Wed Mar 10 16:53:50 2004
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//      Input file         : /home/mcgett/temp/paulg/vhdl/delay.vhd
//      Design name        : DELAY
//      Author             : 
//      Company            : 
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//      Description        : 
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// This module causes the input signal to be delayed DELAY_LENGTH clock cycles.
// The delays are implemented using SHIFT REGISTER LUTS.
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module DELAY (DELAY_LENGTH, CLK, CE, DIN, DOUT);

`include "parameter_file.v"

   input CLK;
	input [3:0]DELAY_LENGTH; 
   input CE; 
   input DIN; 
   output DOUT; 
   wire DOUT;

   wire[3:0] TEMP; 

//   assign TEMP = CONV_STD_LOGIC_VECTOR(DELAY_LENGTH, 4) ;
   assign TEMP = DELAY_LENGTH ;

   SRL16E SRL1 (.D(DIN), .CE(CE), .CLK(CLK), .A0(TEMP[0]), .A1(TEMP[1]), .A2(TEMP[2]), .A3(TEMP[3]), .Q(DOUT)); 
endmodule