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Vlerilog HDL高级数字设计源码

VHDL/FPGA/Verilog 914 K 128 次下载 2013-12-29

资源详细信息

文件格式

RAR

文件大小

914 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-12-29 00:19

下载统计

128 次

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2 积分

Vlerilog HDL高级数字设计源码 - 资源详细说明

Vlerilog HDL高级数字设计源码，有兴趣者可以来看看，保证是完整版

Vlerilog HDL高级数字设计源码 - 源码文件列表

本资源包含 100 个源码文件支持在线预览，点击文件名即可查看

1

tap_controller.v

2

tdo_monitor.v

3

instruction_decoder.v

4

boundary_scan_register.v

5

tap_fsm.v

6

instruction_register.v

7

bsc_cell.v

8

tdi_generator.v

9

t_instruction_register.v

10

t_asic_with_tap.v

11

ir_cell.v

12

br_cell.v

13

t_boundary_scan_register.v

14

asic_with_tap.v

15

asic_with_bist.v

查看完整源码列表 (共 100 个文件) →

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