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VHDL/FPGA/Verilog
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FIFO的Verilog程序 已在modelsim中编译通过
FIFO的Verilog程序 已在modelsim中编译通过 并且可以通过DC进行综合
VHDL/FPGA/Verilog
60 K
143 次下载
2015-11-22
资源详细信息
文件格式
RAR
文件大小
60 K
资源分类
VHDL/FPGA/Verilog
上传者
zh64077118
发布时间
2015-11-22 10:33
下载统计
143
次
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2 积分
FIFO的Verilog程序 已在modelsim中编译通过 并且可以通过DC进行综合 - 资源详细说明
FIFO的Verilog程序 已在modelsim中编译通过 并且可以通过DC进行综合
FIFO的Verilog程序 已在modelsim中编译通过 并且可以通过DC进行综合 - 源码文件列表
本资源包含 53 个源码文件
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1
writer_fsm.vhd.bak
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2
fsm_tb.vhd
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3
_primary.dat
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4
behav.asm
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5
behav.dat
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6
_primary.dat
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7
behav.asm
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8
behav.dat
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9
_info
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10
behavial.dat
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11
_primary.dat
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12
behavial.asm
查看源码
13
_primary.dat
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14
behav.asm
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15
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