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VHDL/FPGA/Verilog
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这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,
这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流
VHDL/FPGA/Verilog
3 K
76 次下载
2013-12-04
资源详细信息
文件格式
压缩包
文件大小
3 K
资源分类
VHDL/FPGA/Verilog
上传者
a14331510z
发布时间
2013-12-04 06:52
下载统计
76
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这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流 - 资源详细说明
这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流
这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流 - 源码文件列表
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1
vhdl-jishushizhong.txt
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