欢迎来到虫虫开发者社区 — 百万工程师技术资源

基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能

VHDL/FPGA/Verilog 3 K 95 次下载

资源详细信息

文件格式
RAR
文件大小
3 K
资源分类
上传者
发布时间
下载统计
95
所需积分
2 积分

基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能 - 资源详细说明

基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能,第二个CNT60实现分钟的计时功能,CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能,当秒种计时模块计时到59时向分种计时模块进位,同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位,到1小时59分59秒时,全部清零。同时,开关K1可以在两小时内暂停秒钟计时模块,分钟计时模块和小时计时模块。各模块的VHDL语言描述如下:

基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能 - 源码文件列表

本资源包含 1 个源码文件 支持在线预览,点击文件名即可查看

温馨提示:点击文件名或"查看源码"按钮可在线浏览源代码,支持语法高亮显示。

立即下载 基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时

提示:下载后请用压缩软件解压,推荐使用 WinRAR 或 7-Zip

下载说明与使用指南

下载说明

  • 本资源需消耗 2积分
  • 24小时内重复下载不扣分
  • 支持断点续传功能
  • 资源永久有效可用

使用说明

  • 下载后使用解压软件解压
  • 推荐使用 WinRAR 或 7-Zip
  • 如有密码请查看资源说明
  • 解压后即可正常使用

积分获取方式

  • 上传优质资源获得积分
  • 每日签到免费领取积分
  • 邀请好友注册获得奖励
  • 查看详情 →

相关技术标签

点击标签浏览更多相关VHDL/FPGA/Verilog资源:

相关VHDL/FPGA/Verilog资源推荐