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VHDL/FPGA/Verilog
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PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
VHDL/FPGA/Verilog
119 K
122 次下载
2013-12-31
资源详细信息
文件格式
RAR
文件大小
119 K
资源分类
VHDL/FPGA/Verilog
上传者
granite518
发布时间
2013-12-31 05:13
下载统计
122
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PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛 - 资源详细说明
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛,本例用VHDL描述了一个锁相环作为参考,源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛 - 源码文件列表
本资源包含 69 个源码文件
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1
read me.txt
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2
edge.ndb
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3
pll.jam
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4
pll.rpt
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5
mealy1.mmf
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6
pll1.jam
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7
pll1.ndb
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8
pll1.snf
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9
pll1(3).cnf
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10
pll1.fit
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11
edge.pin
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12
pll.jbc
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13
pll1.cnf
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14
pll(5).cnf
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15
aa.gdf
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