减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能 - 免费下载

VHDL/FPGA/Verilog资源文件大小：110 K

📋 资源详细信息

文件格式

ZIP

所属分类

VHDL/FPGA/Verilog

上传用户

sun67512945

上传时间

2015-03-28 00:30

文件大小

110 K

所需积分

2 积分

推荐指数

⭐⭐⭐⭐ (4/5)

💡 温馨提示：本资源由用户 sun67512945 上传分享，仅供学习交流使用。如有侵权，请联系我们删除。

资源简介

减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。二、设计原理输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d

源码文件列表

📂 共 10 个源码文件点击文件名可在线查看源代码

1 📄

查看源码

2 📄

查看源码

3 📄

查看源码

4 📄

查看源码

5 📄

查看源码

6 📄

查看源码

7 📄

查看源码

8 📄

查看源码

9 📄

查看源码

10 📄

查看源码

💡

温馨提示：点击文件名或"查看源码"按钮可在线浏览源代码，支持语法高亮显示。

立即下载此资源

提示：下载后请用压缩软件解压，推荐使用 WinRAR 或 7-Zip

资源说明

📥 下载说明

下载需消耗 2积分
24小时内重复下载不扣分
支持断点续传
资源永久有效

📦 使用说明

下载后用解压软件解压
推荐 WinRAR 或 7-Zip
如有密码请查看说明
解压后即可使用

🎁 积分获取

上传资源获得积分
每日签到免费领取
邀请好友注册奖励
查看详情 →

减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能 - 免费下载

📋 资源详细信息

资源简介

源码文件列表

立即下载此资源

资源说明

📥 下载说明

📦 使用说明

🎁 积分获取

相关标签

相关资源推荐

📦 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能 - 免费下载

📋 资源详细信息

📄 资源简介

💻 源码文件列表

💾 立即下载此资源

📖 资源说明

📥 下载说明

📦 使用说明

🎁 积分获取

🏷️ 相关标签

🔗 相关资源推荐

减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能 - 免费下载

资源简介

源码文件列表

立即下载此资源

资源说明

相关标签

相关资源推荐