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VHDL/FPGA/Verilog
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系数为4的扰码生成器
系数为4的扰码生成器
VHDL/FPGA/Verilog
36 K
85 次下载
2013-12-07
资源详细信息
文件格式
RAR
文件大小
36 K
资源分类
VHDL/FPGA/Verilog
上传者
hh831
发布时间
2013-12-07 06:33
下载统计
85
次
所需积分
2 积分
系数为4的扰码生成器 - 资源详细说明
系数为4的扰码生成器,并每四位扰码产生一个触发串并转换的触发信号,可用于4b/5b编码的触发信号。verilog程序,带test程序
系数为4的扰码生成器 - 源码文件列表
本资源包含 38 个源码文件
支持在线预览,点击文件名即可查看
1
pn_encode.stx
查看源码
2
pn_encode.lso
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3
_info
查看源码
4
_primary.dat
查看源码
5
_primary.vhd
查看源码
6
verilog.psm
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7
_primary.dat
查看源码
8
_primary.vhd
查看源码
9
verilog.psm
查看源码
10
_primary.dat
查看源码
11
_primary.vhd
查看源码
12
verilog.psm
查看源码
13
pn_encode.cmd_log
查看源码
14
pn_encode_pn_code_test_v_tf.udo
查看源码
15
pn_encode.syr
查看源码
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