💻 VHDL语言实现的UART IP核 - 源码文件列表

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源码文件总数： 25 个
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序号
文件名
文件大小
操作
1
📄 clock_divider.v
2.07 KB
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2
📄 control_operation_fsm.vhd
3.59 KB
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3
📄 tester.v
3 KB
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4
📄 uart 源码 (lattice version).rar
0 B
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5
📄 uart 源码 (verilog).zip
0 B
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6
📄 serial_interface_rtl.vhd
5.72 KB
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7
📄 uart 源码 (vhdl).zip
0 B
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8
📄 uart_top_rtl.vhd
6.11 KB
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9
📄 xmit_rcv_control_fsm.vhd
9.67 KB
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10
📄 uart16550.tar.gz
0 B
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11
📄 cpu_interface_rtl.vhd
2.04 KB
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12
📄 status_registers_rtl.vhd
2.18 KB
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13
📄 address_decode_rtl.vhd
1.55 KB
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14
📄 uart_tb.v
1.17 KB
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15
📄 uart_tx_tb.vhd
64 KB
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16
📄 uart_5kvg_top.vhd
14.54 KB
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17
📄 uart_top.vhd
13.16 KB
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18
📄 uart_an_lattice.pdf
0 B
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19
📄 uart_int_tb.vhd
36.72 KB
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20
📄 intface.vhd
31.68 KB
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21
📄 uart_rx_tb.vhd
64 KB
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22
📄 modem.vhd
5.44 KB
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23
📄 uart_rxerr_tb.vhd
34.72 KB
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24
📄 rxcver.vhd
17.5 KB
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25
📄 txmitt.vhd
13.94 KB
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