一个新颖的自动调节匹配电阻阻值器，内有原理图,可供在家参考。
上传时间： 2014-01-26
上传用户：chenbhdt
Hyperlynx仿真应用:阻抗匹配.下面以一个电路设计为例，简单介绍一下PCB仿真软件在设计中的使用。下面是一个DSP硬件电路部分元件位置关系(原理图和PCB使用PROTEL99SE设计)，其中DRAM作为DSP的扩展Memory(64位宽度，低8bit还经过3245接到FLASH和其它芯片)，DRAM时钟频率133M。因为频率较高，设计过程中我们需要考虑DRAM的数据、地址和控制线是否需加串阻。下面，我们以数据线D0仿真为例看是否需要加串阻。模型建立首先需要在元件公司网站下载各器件IBIS模型。然后打开Hyperlynx,新建LineSim File(线路仿真—主要用于PCB前仿真验证)新建好的线路仿真文件里可以看到一些虚线勾出的传输线、芯片脚、始端串阻和上下拉终端匹配电阻等。下面，我们开始导入主芯片DSP的数据线D0脚模型。左键点芯片管脚处的标志，出现未知管脚，然后再按下图的红线所示线路选取芯片IBIS模型中的对应管脚。 3http://bbs.elecfans.com/ 电子技术论坛 http://www.elecfans.com 电子发烧友点OK后退到“ASSIGN Models”界面。选管脚为“Output”类型。这样，一样管脚的配置就完成了。同样将DRAM的数据线对应管脚和3245的对应管脚IBIS模型加上(DSP输出，3245高阻，DRAM输入)。下面我们开始建立传输线模型。左键点DSP芯片脚相连的传输线，增添传输线，然后右键编辑属性。因为我们使用四层板，在表层走线，所以要选用“Microstrip”，然后点“Value”进行属性编辑。这里，我们要编辑一些PCB的属性，布线长度、宽度和层间距等，属性编辑界面如下：再将其它传输线也添加上。这就是没有加阻抗匹配的仿真模型(PCB最远直线间距1.4inch，对线长为1.7inch)。现在模型就建立好了。仿真及分析下面我们就要为各点加示波器探头了，按照下图红线所示路径为各测试点增加探头：为发现更多的信息，我们使用眼图观察。因为时钟是133M，数据单沿采样，数据翻转最高频率为66.7M，对应位宽为7.58ns。所以设置参数如下：之后按照芯片手册制作眼图模板。因为我们最关心的是接收端(DRAM)信号，所以模板也按照DRAM芯片HY57V283220手册的输入需求设计。芯片手册中要求输入高电平VIH高于2.0V，输入低电平VIL低于0.8V。DRAM芯片的一个NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信号(不长于3ns)：按下边红线路径配置眼图模板：低8位数据线没有串阻可以满足设计要求，而其他的56位都是一对一，经过仿真没有串阻也能通过。于是数据线不加串阻可以满足设计要求，但有一点需注意，就是写数据时因为存在回冲，DRAM接收高电平在位中间会回冲到2V。因此会导致电平判决裕量较小，抗干扰能力差一些，如果调试过程中发现写RAM会出错，还需要改版加串阻。
上传时间： 2013-11-05
上传用户：dudu121
Hyperlynx仿真应用:阻抗匹配.下面以一个电路设计为例，简单介绍一下PCB仿真软件在设计中的使用。下面是一个DSP硬件电路部分元件位置关系(原理图和PCB使用PROTEL99SE设计)，其中DRAM作为DSP的扩展Memory(64位宽度，低8bit还经过3245接到FLASH和其它芯片)，DRAM时钟频率133M。因为频率较高，设计过程中我们需要考虑DRAM的数据、地址和控制线是否需加串阻。下面，我们以数据线D0仿真为例看是否需要加串阻。模型建立首先需要在元件公司网站下载各器件IBIS模型。然后打开Hyperlynx,新建LineSim File(线路仿真—主要用于PCB前仿真验证)新建好的线路仿真文件里可以看到一些虚线勾出的传输线、芯片脚、始端串阻和上下拉终端匹配电阻等。下面，我们开始导入主芯片DSP的数据线D0脚模型。左键点芯片管脚处的标志，出现未知管脚，然后再按下图的红线所示线路选取芯片IBIS模型中的对应管脚。 3http://bbs.elecfans.com/ 电子技术论坛 http://www.elecfans.com 电子发烧友点OK后退到“ASSIGN Models”界面。选管脚为“Output”类型。这样，一样管脚的配置就完成了。同样将DRAM的数据线对应管脚和3245的对应管脚IBIS模型加上(DSP输出，3245高阻，DRAM输入)。下面我们开始建立传输线模型。左键点DSP芯片脚相连的传输线，增添传输线，然后右键编辑属性。因为我们使用四层板，在表层走线，所以要选用“Microstrip”，然后点“Value”进行属性编辑。这里，我们要编辑一些PCB的属性，布线长度、宽度和层间距等，属性编辑界面如下：再将其它传输线也添加上。这就是没有加阻抗匹配的仿真模型(PCB最远直线间距1.4inch，对线长为1.7inch)。现在模型就建立好了。仿真及分析下面我们就要为各点加示波器探头了，按照下图红线所示路径为各测试点增加探头：为发现更多的信息，我们使用眼图观察。因为时钟是133M，数据单沿采样，数据翻转最高频率为66.7M，对应位宽为7.58ns。所以设置参数如下：之后按照芯片手册制作眼图模板。因为我们最关心的是接收端(DRAM)信号，所以模板也按照DRAM芯片HY57V283220手册的输入需求设计。芯片手册中要求输入高电平VIH高于2.0V，输入低电平VIL低于0.8V。DRAM芯片的一个NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信号(不长于3ns)：按下边红线路径配置眼图模板：低8位数据线没有串阻可以满足设计要求，而其他的56位都是一对一，经过仿真没有串阻也能通过。于是数据线不加串阻可以满足设计要求，但有一点需注意，就是写数据时因为存在回冲，DRAM接收高电平在位中间会回冲到2V。因此会导致电平判决裕量较小，抗干扰能力差一些，如果调试过程中发现写RAM会出错，还需要改版加串阻。
上传时间： 2013-12-17
上传用户：debuchangshi
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
对传输线理论基础进行了理论推导，包括匹配电阻，传输线阻抗，信号反射等，还结合了hyperlynx高速信号仿真，说明了高速信号为什么要设计得很短，以及为什么要进行终端匹配等。
上传时间： 2016-05-20
上传用户：zydf8
周立功RS485协议指南，RS485选型及应用指南。 1 章 RS-485 选型及应用指南 .........................................................................1 1.1 RS-232/422/485 标准 ...............................................................................................1 1.1.1 RS-232 标准 .....................................................................................................2 1.1.2 RS-422/485 标准 ..............................................................................................2 1.2 RS-485/RS-422 芯片................................................................................................5 1.2.1 增强型低功耗半双工 RS-485 收发器－SP481E/SP485E ..............................7 1.2.2 1/10 单位负载 RS-485 收发器－SP481R/SP485R .....................................10 1.2.3 +3.3V 低功耗半双工 RS-485 收发器－SP3481/SP3485..............................13 1.2.4 增强型低功耗全双工 RS-422 收发器－SP490E/SP491E ............................15 1.2.5 +3.3V 低功耗全双工 RS-422 收发器－SP3490/SP3491..............................20 1.3 RS-485 接口电路 ...................................................................................................22 1.3.1 基本 RS-485 电路...........................................................................................22 1.3.2 隔离 RS-485 电路...........................................................................................23 1.3.3 上电抑制电路.................................................................................................24 1.3.4 RS-485 自动换向电路....................................................................................24 1.4 RS-485 通讯协议 ...................................................................................................25 1.4.1 ModBus 协议(RTU 模式)...............................................................................25 1.4.2 多功能电能表通讯规约(DL/T645-1997) ......................................................27 1.5 RS-485 程序设计 ...................................................................................................28 1.5.1 RS-485 接口电路............................................................................................28 1.5.2 通讯规约.........................................................................................................28 1.5.3 程序设计流程图.............................................................................................29 1.5.4 数据接收部分.................................................................................................29 1.5.5 命令执行部分.................................................................................................29 1.5.6 数据发送部分.................................................................................................30 1.5.7 RS-485 程序清单............................................................................................31 1.6 RS-485 应用要点 ...................................................................................................38 1.6.1 合理选用芯片.................................................................................................38 1.6.2 终端匹配电阻.................................................................................................39 1.6.3 应用层通信协议.............................................................................................39 1.6.4 3V-5V 系统的连接.........................................................................................39 1.6.5 网络节点数.....................................................................................................40 1.6.6 节点与主干距离.............................................................................................40 1.6.7 RS-485 系统的常见故障及处理方法............................................................40 1.6.8 RS-422 与 RS-485 的网络拓朴 .....................................................................41 1.6.9 RS-422 与 RS-485 的接地问题 .....................................................................41 1.6.10 RS-422 与 RS-485 的瞬态保护 .....................................................................42 1.7 参考文献.................................................................................................................43 广州周立功单片机发展有限公司 Tel：(020)38730977 38730977 Fax：38730925 http://www.zlgmcu.通常的微处理器都集成有 1 路或多路硬件 UART 通道，可以非常方便地实现串行通讯。 在工业控制、电力通讯、智能仪表等领域中，也常常使用简便易用的串行通讯方式作为数据 交换的手段。 但是，在工业控制等环境中，常会有电气噪声干扰传输线路，使用 RS-232 通讯时经常 因外界的电气干扰而导致信号传输错误；另外，RS-232 通讯的最大传输距离在不增加缓冲 器的情况下只可以达到 15 米。为了解决上述问题，RS-485/422 通讯方式就应运而生了。 本章将详细介绍 RS-485/422 原理与区别、元件选择、参考电路、通讯规约、程序设计 等方面的应用要点，以及在产品实践中总结出的一些经验、窍门。
上传时间： 2022-04-27
上传用户：qingfengchizhu
NCS8803 3.2.1 功能：是一颗将HDMI信号转EDP信号的转接芯片。其应用如下： 3.2.2产品特征 输入：HDMI 输出：Embedded-DisplayPort (eDP) EDP接口 1/2/4-lane eDP @ 1.62/2.7Gbps per lane HD to WQXGA (2560*1600) supported 内置EDP协议 HDMI Input HDMI 1.4a supported 支持RGB444/YCbCr444/YCbCr422 像素时钟： 340MHz 支持双通道音频输入； 参考时钟 任何频率，在19MHz到100MHz之间，单端时钟输入 内置5000 ppm SSC与否 通信方式 IIC 电源 1.2V core supply 2.5V or 3.3V IO supply 功耗：150Mw 封装：QFN-56 (7mm x 7mm) 3.2.4 应用产品：广告机，平板、医疗器械、车机、显示器、小电视、车载电视等 3.2.5 应用平台：RK、全志、M-star、炬力等 3.3.6 推广注意事项A:确认客户使用屏的分辨率，最常用的是1366x768@60Hz和1920x1080@60Hz BNCS8803支持4-lane DP / eDP输出通常支持WQXGA所需 (2560 * 1600)及以上60 hz的帧速率 C.确认客户的信号源，要是标准的HDMI信号,其他的都不行； D.此芯片支持缩放功能，分数缩放比例2:1至1:2； E、此芯片不是纯硬件转换芯片，需要通过IIC或者SPI进行初始化，初始化一般使用客户CPU进行，这样方便控制时序也节省成本，如果不使用客户CPU进行初始化就要另外加MCU进行配置。 设计注意事项： A、NCS8801S设计的时候要特别注意输入输出的走线问题，要做好屏蔽以免信号受到干扰。 B、注意电源滤波 C、设计的时候预留LVDS信号要预留阻抗匹配电阻 D、设计的时候复位脚最好由客户CPU的GPIO口进行控制，以便控制整个方案的时序，避免后面出现问题。
上传时间： 2022-07-08
上传用户：ibeikeleilei
提出应采取合理设置光电隔离电路、隔离光电耦合器两侧的电源、设置必需的上拉电阻、总线阻抗匹配、增加抗干扰等措施，提高了CAN 总线接口电路的可靠性与安全性。
上传时间： 2015-12-27
上传用户：baitouyu
阻抗匹配 阻抗匹配（Impedance matching）是微波电子学里的一部分，主要用于传输线上，来达至所有高频的微波信号皆能传至负载点的目的，不会有信号反射回来源点，从而提升能源效益。 大体上，阻抗匹配有两种，一种是透过改变阻抗力（lumped-circuit matching），另一种则是调整传输线的波长（transmission line matching）。 要匹配一组线路，首先把负载点的阻抗值，除以传输线的特性阻抗值来归一化，然后把数值划在史密夫图表上。 把电容或电感与负载串联起来，即可增加或减少负载的阻抗值，在图表上的点会沿著代表实数电阻的圆圈走动。如果把电容或电感接地，首先图表上的点会以图中心旋转180度，然后才沿电阻圈走动，再沿中心旋转180度。重覆以上方法直至电阻值变成1，即可直接把阻抗力变为零完成匹配。 由负载点至来源点加长传输线，在图表上的圆点会沿著图中心以逆时针方向走动，直至走到电阻值为1的圆圈上，即可加电容或电感把阻抗力调整为零，完成匹配.........
标签： 阻抗匹配
上传时间： 2013-11-13
上传用户：ddddddos
阻抗匹配 阻抗匹配（Impedance matching）是微波电子学里的一部分，主要用于传输线上，来达至所有高频的微波信号皆能传至负载点的目的，不会有信号反射回来源点，从而提升能源效益。 大体上，阻抗匹配有两种，一种是透过改变阻抗力（lumped-circuit matching），另一种则是调整传输线的波长（transmission line matching）。 要匹配一组线路，首先把负载点的阻抗值，除以传输线的特性阻抗值来归一化，然后把数值划在史密夫图表上。 把电容或电感与负载串联起来，即可增加或减少负载的阻抗值，在图表上的点会沿著代表实数电阻的圆圈走动。如果把电容或电感接地，首先图表上的点会以图中心旋转180度，然后才沿电阻圈走动，再沿中心旋转180度。重覆以上方法直至电阻值变成1，即可直接把阻抗力变为零完成匹配。 由负载点至来源点加长传输线，在图表上的圆点会沿著图中心以逆时针方向走动，直至走到电阻值为1的圆圈上，即可加电容或电感把阻抗力调整为零，完成匹配.........
标签： 阻抗匹配
上传时间： 2013-10-20
上传用户：ZOULIN58
