随着无线通信技术的不断发展和社会需求的日益增长，对通信系统的传输质量和容量的要求也越来越大。现代通信系统为了追求更高的数据速率和频谱效率，更趋向于采用非恒定包络的调制方式，而非恒定包络调制方式对功率放大器的非线性非常敏感，加上现代通信系统对功率放大器的效率提出了更高的要求，以及功率放大器本身有限的线性度，这就使功率放大器线性化技术成为无线通信系统的关键技术之一。 本文对功率放大器的线性化技术进行了系统的研究。首先，介绍功率放大器的非线性特性、记忆效应产生原理和常见的各种线性化技术，重点研究了目前流行的自适应数字预失真技术原理。其次，介绍了功率放大器的无记忆模型和有记忆模型，以及两种实用的预失真实现方法--查表法和多项式法，在此基础上重点研究了基于QRD_RLS自适应算法的记忆多项式法预失真技术，对该算法进行了Matlab仿真分析，为后面的FPGA实现奠定基础。最后，确定了数字预失真实现的架构，介绍了与QRD_RLS算法实现相关的CORDIC技术、复数Givens旋转及Systolic阵等原理，详细阐述了基于CORDIC技术的复数QRD_RLS算法的Systolic实现，从而在FPGA上实现了数字预失真。 在软件无线电思想的指导下，本文利用System Generator软件完成了基于QRD_RLS算法的记忆多项式法的数字预失真的FPGA设计，并且在硬件平台上检验了预失真效果。
上传时间： 2013-04-24
上传用户：84425894
在几乎所有现代通讯和计算机网络领域中，安全问题都起着非常重要的作用。随着网络应用的迅速发展，对安全的要求也逐渐加强。目前影响最大的三类公钥密码是RSA公钥密码、EIGamal公钥密码和椭圆曲线公钥密码。但超椭圆曲线密码是比椭圆曲线密码更难攻破的密码体制，且可以在更小的基域上达到与椭圆曲线密码相同的安全程度。虽然超椭圆曲线密码体制在理论上已经基本成熟，但由于它的计算复杂性大，所以在具体实现上还需要进一步研究。实现超椭圆曲线密码系统，对于增强信息系统的安全性和研究更高强度的加密系统都有着重要的理论意义和较高的应用价值，相信超椭圆曲线密码系统将会有更好的应用前景。 对于密码系统，我们希望它占用的空间更少，实现的时间更短，安全性更高。论文研究超椭圆曲线密码中的加密算法，对主要算法进行实现比较并提出软硬协调思想实现超椭圆曲线密码系统就是为了达到这个目标。 论文先介绍了超椭圆曲线密码系统中有限域上的两个核心运算——有限域乘法运算和有限域求逆运算。对有限域乘法运算的全串行算法和串并混合算法在FPGA上用VHDL语言进行了实现，并对它们的结果进行对比，重点在于对并行度不同的串并混合算法进行实现比较，找到面积和速度的最佳结合点。通过对算法的实现和比较，发现理论上面积和速度协调性较好的8位串并混合算法在实际中协调性并不是很好，最终得出结论，在所做实验的四种情况中，面积和速度协调性较好的算法是4位串并混合算法。随后论文对有限域求逆运算的三种算法在FPGA上用VHDL语言进行实现比较，找到单独实现有限域求逆运算较好的算法(MIMA域求逆算法)和可以与域乘法运算相结合的算法(使用域乘法求逆的算法)，为软硬协调实现超椭圆曲线系统思想的提出打下基础。 论文然后提出了软硬协调的方法实现超椭圆曲线系统的思想，并对整个系统进行了软硬件部分的划分。通过分析，将标量乘算法，除子算法和多项式环算法划分到软件部分，并对其中的标量乘运算进行了详细的分析介绍，将有限域算法归于硬件部分并对其进行了简单描述。在最后对全文进行总结，提出进一步需要开展的工作。
上传时间： 2013-04-24
上传用户：zl123！@#
现代社会对各种无线通信业务的需求迅猛增长，这就要求无线通信在具有较高传输质量的同时，还必须具有较大的传输容量。这种需求要求在无线通信中必须采用效率较高的线性调制方式，以提高有限频带带宽的数据速率和频谱利用率，而效率较高的调制方式通常会对发端发射机的线性要求较高，这就使功率放大器线性化技术成为下一代无线通信系统的关键技术之一。 在本文中，研究了前人所提出的各种功放线性化技术，如功率回退法、正负反馈法、预失真和非线性器件法等等，针对功率放大器对信号的失真放大问题进行研究，对比和研究了目前广泛流行的自适应数字预失真算法。在一般的自适应数字预失真算法中，主要有两类：无记忆非线性预失真和有记忆非线性预失真。无记忆非线性预失真主要是通过比较功率放大器的反馈信号和已知输入信号的幅度和相位的误差来估计预失真器的各种修正参数。而有记忆非线性预失真主要是综合考虑功率放大器非线性和记忆性对信号的污染，需要同时分析信号的当前状态和历史状态。在对比完两种数字预失真算法之后，文章着重分析了有记忆预失真算法，选择了其中的多项式预失真算法进行了具体分析推演，并通过软件无线电的方法将数字信号处理与FPGA结合起来，在内嵌了System Generator软件的Matlab/Simulink上对该算法进行仿真分析，证明了这个算法的性能和有效性。 本文另外一个最重要的创新点在于，在FPGA设计上，使用了系统级设计的思路，与Xilinx公司提供的软件能够很好的配合，在完成仿真后能够直接将代码转换成FPGA的网表文件或者硬件描述语言，大大简化了开发过程，缩短了系统的开发周期。
上传时间： 2013-06-20
上传用户：handless
图像缩放在图像处理领域中，发挥着重要作用。图像的分辨率调整和格式变换，都需要用到图像缩放技术。随着多媒体技术和大规模集成电路的发展，利用硬件实现视频图像无级缩放已成为图像处理研究的一个重要课题。 图像缩放通常由插值算法实现。传统的插值算法由于实现原理的局限性，在缩放时容易引起边缘锯齿或细节模糊现象。针对传统插值算法的这个不足，出现了许多基于边缘改进的算法。但这些算法一般只能完成2k倍数插值，无法真正做到基于边缘的无级缩放。 为了实现基于边缘改进的无级缩放，本文做了如下五个方面的研究工作： 1.系统回顾了图像缩放技术，包括传统图像缩放技术和多边缘检测插值，分析了这些图像缩放技术的优缺点。 2.重点研究了新兴的方向多项式插值算法，该算法能够真正完成基于边缘改进的无级缩放。 3.提出改进的方向多项式插值算法(IOPI算法)，该算法针对硬件实现，做了两个方面改进：提出EDV算法，简化边缘方向的确定；提出Cubic6逼近插值算法(A-Cubic6算法)，改善平坦区域缩放效果。其中的EDV算法通过加减、比较模块，完成边缘方向的确定。相比原算法中的乘除法、直方图计算，大大简化了硬件实现，降低了硬件实现成本。A-Cubic6算法利用查找表简化了Cubic6点插值算法的实现，而且明显改善了非边缘区域的缩放效果。 4.研究缩放算法与图像质量的评价方法。比较、分析各算法的软件仿真结果，得出结论：本文提出的IOPI算法在平坦区域和边缘区域都具有比其它算法更突出的效果。 5.结合实时视频处理要求，研究了IOPI算法的FPGA实现。已完成最近邻域插值和A-Cubic6算法的FPGA实现，可以在硬件平台上稳定工作。
上传时间： 2013-06-05
上传用户：2728460838
本论文依据IEEE802.16a物理层对RS-CC码的参数要求，研究了RS-CC码的高速编、译码的VLSI硬件算法，同时对FPGA开发技术进行了研究，以VerilogHDL为描述语言，在Xilinx公司的FPGA上实现了高速的RS-CC编、译码器。RS译码器中，错误位置多项式和错误值多项式的求解采用无求逆单元，并具有规则数据流、易于VLSI实现的改进的欧几里德算法(MEA)；CC译码器由采用模归一化路径度量的全并行的“加比选(ACS)”模块和具有脉动阵列结构的幸存路径回溯模块组成。 在实现RS-CC译码器的过程中，分别从算法上和根据FPGA的结构特点上，对译码器做了一些优化工作，降低了硬件资源占有率和提高了译码速度。 此外，还搭建了以Xilinx公司40万等效门的FPGASpartan-Ⅲ400-4PQ208为主体，以Cypress公司的USB2.0芯片CY7C68013为高速数据接口的硬件试验平台，并在此试验平台上实现了文中的高速RS-CC编译码系统。
上传时间： 2013-06-03
上传用户：lx9076
谐波带来的影响已经严重危及到电力系统的安全、经济、稳定运行。解决谐波污染的关键在于精确实时地确定谐波的成分、幅值和相位等因素。而今普通工业控制计算机已越来越不能满足系统运行的高效性、高实时性、高稳定运行性和高可靠性等要求，给谐波的测量带来误差，因而开发新一代基于ARM平台和嵌入式Linux系统的电力谐波检测装置来满足这些要求显得很重要。 同时，友好的图形界面也已经成为人们普遍关注的一个热点问题。电力谐波检测装置的图形用户系统更是存在着进程独立、网络通信能力、跨平台等特殊需求。在众多的图形用户界面软件中，因QT/Embedded具有跨平台、面向对象、能设计精美的人机界面等优点，系统便选取QT/Embedded作为支撑平台，并解决了QT/Embedded跨平台移植和中文化等问题。 因频谱泄露和栅栏效应以及系统基本频率的波动，普通的FFT算法不能准确测量谐波和间谐波成份。为了提高测量精度，本文先用频域插值法确定系统的基本频率，以及插值多项式方法重构时域采样信号，接下来用FFT计算整数次谐波成份，以及频域插值方法计算间谐波成份。 系统选用长沙科瑞捷机电有限公司提供的基于ARM处理器的SAM7430模块，在此基础上开发谐波检测软件，包括数据采集、FFT分析以及界面显示程序。经初步调试系统工作稳定可靠，具有一定的实用参考价值。
上传时间： 2013-08-02
上传用户：lijinchuan
正交频分复用(OnIlogonaJ Frequency Division Multiplexing，OFDM)技术通过将整个信道分为多个带宽相等并行传输的子信道，通过将信息经过子信道独立传输来实现通信，子信道的正交性可以保证最大限度的利用频谱资源。OFDM系统通过循环前缀来消除符号间干扰(ISI)，通过IDFT/DFT调制解调降低了系统实现的复杂度。由于其频谱利用率高，抗多径能力强，在多种通信场合中都得到了应用。虽然有着上述优点，但为了准确的恢复信号，信道估计是OFDM系统中必须实现的一环。 本文正是针对OFDM接收机中的信道估计模块的运算部件的实现进行了研究。首先，研究了OFDM信道估计的LS算法，一阶线性插值算法，二次多项式插值算法，建立了适用于宽带通信系统的信道估计模块模型。其次研究了加法器电路和乘法器电路的实现，包括进位行波加法器，曼彻斯特进位链，超前进位加法器和乘法原理，阵列乘法器，wallace树乘法器及BOOTH编码算法，并分析了各种电路的特性及优缺点。接着研究了几种主要的除法器设计算法，包括数字循环算法，基于函数迭代的算法，以及CORDIC算法，结合信道估计的特点选择了函数迭代和CORDIC算法作为具体实现的方法。最后，在前面的设计的基础上在FPGA芯片上实现了前面的设计方案。
上传时间： 2013-06-06
上传用户：yyyyyyyyyy
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
本文以符号多项式理论为基础，从理论上论证了任意长度比特组合的CRC校验码的并行算法，提出了并行CRC计算的数学模型，并且以8位二进制序列(即一个字节)为例，介绍了利用此数学模型计算校验码的方法，最后给出了与此算法相对应的VHDL模型。经过对实验数据的对比分析，表明文中所提并行CRC算法的关键路径延迟和硬件面积都得到了优化，以Top-Down设计方法给出了一种HDLC协议控制器的设计方案，用VHDL语言进行了行为级描述，采用Xilinx公司的FPGA产品进行实现。
上传时间： 2013-06-09
上传用户：s363994250
由于其很强的纠错性能和适合硬件实现的编译码算法，卷积编码和软判决维特比译码目前已经广泛应用于卫星通信系统。然而随着航天事业的发展，卫星有效载荷种类的增多和分辨率的不断提高，信息量越来越大。如何在低信噪比的功率受限信道条件下提高传输速率成为目前亟待解决的问题。本论文结合在研项目，在编译码算法、编译码器的设计与实现、编译码器性能提高三个方面对卷积编码和维特比译码进行了深入研究，并进一步介绍了使用VHDL语言和原理图混合输入的方式，实现一种(7,3/4)增信删余方式的高速卷积编码器和维特比译码器的详细过程；然后将设计下载到XILINX的Virtex2 FPGA内部进行功能和时序确认，最终在整个数据传输系统中测试其性能。本文所实现的维特比译码器速率达160Mbps，远远高于目前国内此领域内的相关产品速率。 首先，论文具体介绍了卷积编码和维特比译码的算法，研究卷积码的各种参数(约束长度、生成多项式、码率以及增信删余等)对其译码性能的影响；针对项目需求，确定卷积编码器的约束长度、生成多项式格式、码率和相应的维特比译码器的回归长度。 其次，论文介绍了编解码器的软、硬件设计和调试一根据已知条件，使用VHDL语言和原理图混合输入的方式设计卷积编码和维特比译码的源代码和原理图，分别采用功能和电路级仿真，确定卷积编码和维特比译码分别需要占用的资源，考虑卷积编码器和维特比译码器的具体设计问题，包括编译码的基本结构，各个模块的功能及实现策略，编译码器的时序、逻辑综合等；根据软件仿真结果，分别确定卷积编码器和维特比译码器的接口、所需的FPGA器件选型和进行各自的印制板设计。利用卷积码本身的特点，结合FPGA内部结构，采用并行卷积编码和译码运算，设计出高速编译码器；对软、硬件分别进行验证和调试，并将验证后的软件下载到FPGA进行电路级调试。 最后，论文讨论了卷积编码和维特比译码的性能：利用已有的测试设备在整个数据传输系统中测试其性能(与没有采用纠错编码的数传系统进行比对)；在信道中加入高斯白噪声，模拟高斯信道，进行误码率和信噪比测试。
上传时间： 2013-04-24
上传用户：mingaili888
