viterbi译码

接收到的符号首先经过解调器判决，输出0、1码，然后再送往译码器的形式，称为硬判决译码。即编码信道的输出是0、1的硬判决信息。

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基于QUARTUS 5.0的Verilog源码，实现TMS320C5501与DM9000AEP芯片的地址译码功能，在CCS 3.1环境下配置芯片地址为0x100000和0x100001。

2026-03-08 1 viterbi译码

该程序实现了软输入软输出Viterbi算法解码。假定一个有限长度的格子窗可以向前和向后递归。因此，它像一个的SOVA译码器的硬件实现

2020-06-28 1 viterbi译码