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Verilog HDL编写的CPU模型

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Verilog HDL编写的总线功能模型

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一个电子中的verilog实验源代码。适合verilog初学者学习参考

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串行A-D 和D-A 转换芯片与DSP 接口方法

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计数器同步异步预置数清零 verilog hdl 编写

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verilog 教程

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Verilog HDL实现的I2C Slave模拟

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mentor UART IP verilog源码以通过验证.

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是用verilog写的,解复接程序,可以把复接的反过来,一般用在解码程序中!

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用verilog编写的程序,用来计算误码率的,可以在编码和解码过程中用的到的!

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