本文件提供了用verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.
标签： verilog 加法器 HDL 进位
上传时间： 2013-12-17
上传用户：ynwbosss
turbo码的verilog程序，有意者请下载。
标签： verilog turbo 程序
上传时间： 2013-12-18
上传用户：teddysha
umti协议中的usb1.1的verilog原文件，可公实现usb2.0做参考
标签： verilog umti 1.1 usb
上传用户：hongmo
usb1.1的verilog源代码。以及其测试仿真文件，现在很难找其测试文件既testbench
标签： verilog usb 1.1 源代码
上传时间： 2013-12-15
上传用户：yuanyuan123
Learning and Making Decisions When Costs and Probabilities are Both Unknown
标签： Probabilities Decisions and Learning
上传时间： 2014-01-21
上传用户：waitingfy
verilog HDL原码 一种简单的同步FIFO原码，可以被综合
标签： verilog FIFO HDL
上传时间： 2013-12-28
上传用户：qwe1234
华为内部的verilog教材的ppt版本。比较详细。
标签： verilog 华为 教材
上传时间： 2015-08-12
上传用户：WMC_geophy
verilog程序，实现两个16bit数乘法，采用booth算法，基于状态机实现，分层次为datapath和controller两个子模块，testBench测试通过
标签： verilog 程序
上传时间： 2015-08-13
上传用户：xinyuzhiqiwuwu
verilog实现电子时钟模块，输入60Hz时钟信号和复位，输出时分秒，共6位，每位7段输出用于驱动
标签： verilog 电子时钟 模块
上传用户：王楚楚
verilog实现，UDP描述带有异步复位的正边沿触发D触发器，test测试通过
标签： verilog
上传时间： 2013-12-27
上传用户：yulg
