本原代码中利用VHDL语言编写了RAM、FIFO、ROM等常用的存储和缓冲部件
本原代码中利用VHDL语言编写了RAM、FIFO、ROM等常用的存储和缓冲部件,完全的代码在ALTERA的FPGA上已经通过仿真测试,保证可用.
2013-12-07
43