FPGA读写SD卡读取BMP图片通过LCD显示例程实验 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。1 实验简介在前面的实验中我们练习了 SD 卡读写，VGA 视频显示等例程，本实验将 SD 卡里的 BMP 图片读出，写入到外部存储器，再通过 VGA、LCD 等显示。本实验如果通过液晶屏显示，需要有液晶屏模块。2 实验原理在前面的实验中我们在 VGA、LCD 上显示的是彩条，是 FPGA 内部产生的数据，本实验将彩条替换为 SD 内的 BMP 图片数据，但是 SD 卡读取速度远远不能满足显示速度的要求，只能先写入外部高速 RAM，再读出后给视频时序模块显示module top( input clk, input rst_n, input key1, output [5:0] seg_sel, output [7:0] seg_data, output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sd_ncs, //SD card chip select (SPI mode) output sd_dclk, //SD card clock output sd_mosi, //SD card controller data output input sd_miso, //SD card controller data input output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24
标签： fpga
上传时间： 2021-10-27
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MSP430f249单片机文档资料+软件DEMO程序50例程合集:MSP430f249 用户手册.pdfmsp430x24x_1msp430x24x_1_vlomsp430x24x_adc12_01msp430x24x_adc12_02msp430x24x_adc12_03msp430x24x_clksmsp430x24x_compA_01msp430x24x_compA_02msp430x24x_compA_04msp430x24x_compA_05msp430x24x_dco_flashcalmsp430x24x_flashwrite_01msp430x24x_flashwrite_02msp430x24x_flashwrite_03msp430x24x_fll_01msp430x24x_fll_02msp430x24x_hfxt2msp430x24x_hfxt2_nmimsp430x24x_lpm3msp430x24x_lpm3_vlomsp430x24x_MPY_01msp430x24x_MPY_02msp430x24x_nmimsp430x24x_OF_LFXT1msp430x24x_OF_XT2msp430x24x_P1_01msp430x24x_P1_02msp430x24x_P1_05msp430x24x_roscmsp430x24x_svs_01msp430x24x_ta_01msp430x24x_ta_02msp430x24x_tb_10msp430x24x_uscia0_irda_01msp430x24x_uscia0_irda_02msp430x24x_uscia0_irda_03msp430x24x_uscia0_spi_01msp430x24x_uscia0_uart_01_115kmsp430x24x_uscia0_uart_01_115k_lpmmsp430x24x_uscia0_uart_01_19200msp430x24x_uscia0_uart_01_9600msp430x24x_uscia0_uart_04_9600msp430x24x_uscia0_uart_05_9600msp430x24x_uscia0_uart_06_9600msp430x24x_uscia0_uart_07_9600msp430x24x_uscia0_uart_08_9600msp430x24x_uscia1_irda_01msp430x24x_uscia1_spi_09msp430x24x_uscia1_spi_10msp430x24x_uscia1_uart_05_9600msp430x24x_uscib0_i2c_01msp430x24x_uscib0_i2c_02msp430x24x_uscib0_i2c_04msp430x24x_uscib0_i2c_05msp430x24x_uscib0_i2c_06msp430x24x_uscib0_i2c_07msp430x24x_uscib0_i2c_08msp430x24x_uscib0_i2c_09msp430x24x_uscib0_i2c_10msp430x24x_uscib0_i2c_11msp430x24x_uscib0_i2c_15msp430x24x_uscib0_spi_01msp430x24x_uscib0_spi_02msp430x24x_uscib0_spi_09msp430x24x_uscib0_spi_10msp430x24x_uscib1_i2c_06msp430x24x_uscib1_i2c_07msp430x24x_uscib1_spi_09msp430x24x_uscib1_spi_10msp430x24x_wdt_01msp430x24x_wdt_02msp430x24x_wdt_04msp430x24x_wdt_05msp430x24x_wdt_06MSP430x2xx Family User's Guide.pdf
标签： msp430f249 单片机
上传时间： 2021-11-03
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IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件:module i2c_dri #( parameter SLAVE_ADDR = 7'b1010000 , //EEPROM从机地址 parameter CLK_FREQ = 26'd50_000_000, //模块输入的时钟频率 parameter I2C_FREQ = 18'd250_000 //IIC_SCL的时钟频率 ) ( input clk , input rst_n , //i2c interface input i2c_exec , //I2C触发执行信号 input bit_ctrl , //字地址位控制(16b/8b) input i2c_rh_wl , //I2C读写控制信号 input [15:0] i2c_addr , //I2C器件内地址 input [ 7:0] i2c_data_w , //I2C要写的数据 output reg [ 7:0] i2c_data_r , //I2C读出的数据 output reg i2c_done , //I2C一次操作完成 output reg i2c_ack , //I2C应答标志 0:应答 1:未应答 output reg scl , //I2C的SCL时钟信号 inout sda , //I2C的SDA信号 //user interface output reg dri_clk //驱动I2C操作的驱动时钟 );//localparam definelocalparam st_idle = 8'b0000_0001; //空闲状态localparam st_sladdr = 8'b0000_0010; //发送器件地址(slave address)localparam st_addr16 = 8'b0000_0100; //发送16位字地址localparam st_addr8 = 8'b0000_1000; //发送8位字地址localparam st_data_wr = 8'b0001_0000; //写数据(8 bit)localparam st_addr_rd = 8'b0010_0000; //发送器件地址读localparam st_data_rd = 8'b0100_0000; //读数据(8 bit)localparam st_stop = 8'b1000_0000; //结束I2C操作//reg definereg sda_dir ; //I2C数据(SDA)方向控制reg sda_out ; //SDA输出信号reg st_done ; //状态结束reg wr_flag ; //写标志reg [ 6:0] cnt ; //计数reg [ 7:0] cur_state ; //状态机当前状态reg [ 7:0] next_state; //状态机下一状态reg [15:0] addr_t ; //地址reg [ 7:0] data_r ; //读取的数据reg [ 7:0] data_wr_t ; //I2C需写的数据的临时寄存reg [ 9:0] clk_cnt ; //分频时
标签： iic 接口 e2prom at24c64 verilog 驱动 仿真
上传时间： 2021-11-05
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全志A33芯片资料A33核心板技术手册硬件参考设计A33开发板CADENCE原理图PADS PCB图文件：A33 brief 20140522.pdfA33 Datasheet release1.0.pdfA33 user manual release 1.0.pdfA33-Core3引脚定义表.pdfA33-Core3核心板外围电路设计参考.pdfA33-Core3核心板硬件手册.pdfA33_Vstar3使用手册VerC.pdf尺寸图底板PCB图开发底板原理图PCB网卡电路参考设计说明.txtA33-Core3引脚图.pdfA33-Vstar-LCD07-10.pdfRER-A33-DVK3-padslogic95.schRER-A33-DVK3-SCH.DSNRER-A33-DVK3-SCH.pdf第二版改MIPI座子
上传时间： 2021-11-08
上传用户：qdxqdxqdxqdx
The Verilog Hardware Description Language (HDL) is defined in this standard. Verilog HDL is a formal notation intended for use in all phases of the creation of electronic systems. Because it is both machine readable and human readable,it supports the development,verification, synthesis,and testing of hardware designs; the communication of hardware design data; and the maintenance,modification,and procurement of hardware. The primary audiences for this standard are the implementors of tools supporting the language and advanced users of the language.
上传时间： 2021-11-09
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SH367309是5-16串锂电池BMS用数字前端芯片，适用于总电压不超过70V的锂电池Pack。 SH367309工作在保护模式下，可独立保护锂电池Pack。提供过充电保护、过放电保护、温度保护、充放电过流保护、短路保护、二次过充电保护等。集成平衡开关提高电芯一致性。 SH367309工作在采集模式下，可配合MCU管理锂电池Pack，同时使能所有保护功能。 SH367309内置VADC，用于采集电芯电压、温度以及电流；内置CADC采集电流，用于统计Pack剩余容量；内置EEPROM，用于保存保护阈值及延时等可调参数；内置TWI通讯接口，用于操作相关寄存器及EEPROM。产品特性介绍■ 硬件保护功能 - 过充电保护功能 - 过放电保护功能 - 充放电高温保护功能 - 充放电低温保护功能 - 充放电过流保护功能 - 短路保护功能 - 二次过充电保护功能 - 断线保护功能■ 内置平衡开关■ 禁止低压电芯充电功能■ 小电流检测功能■ 支持乱序上下电■ 内置看门狗模块■ 模式设计 - 采集模式（SH367309配合MCU应用） - 保护模式（SH367309独立应用） - 仓运模式 - 烧写模式■ 13-bit VADC用于采集电压/温度/电流 - 转换频率：10Hz - 16路电压采集通道 - 1路电流采集通道 - 3路温度采集通道■ 16-bit Ʃ-∆CADC用于采集电流 - 转换频率：4Hz■ 内置EEPROM - 编程/擦除次数：≤ 100次■ 稳压电源 - 3.3V（25mA@MAX）■ MOSFET驱动：电池组负端NMOS驱动■ CTL管脚：优先控制充放电MOSFET关闭■ TWI通讯接口：支持CRC8校验■ 低功耗设计： - IDLE状态 - SLEEP状态 - Powerdown状态■ 封装 - TQFP48L
标签： sh367309
上传时间： 2021-11-22
上传用户：jason_vip1
SDN （Software Defined Networking）作为当前最重要的热门技术之一，目前已经普遍得到大家的共识。有关SDN的资料和书籍非常丰富，但入门和学习SDN依然是非常困难。本书整理了SDN实践中的一些基本理论和实践案例心得，希望能给大家带来启发，也欢迎大家关注和贡献。本书内容包括网络基础SDN网络容器网络Linux网络OVS以及DPDKSD-WANNFV实践案例
上传时间： 2021-12-09
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基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签： fpga sdram verilog quartus
上传时间： 2021-12-18
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Xilinx FPGA Virtex-7 全系列（AD集成封装库），IntLib后缀文件，PCB封装带3D视图，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成封装型号列表：Library Component Count : 157Name Description----------------------------------------------------------------------------------------------------XC7V2000T-1FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commerical Grade, Pb-FreeXC7V2000T-1FHG1761I Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-1FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V2000T-1FLG1925I Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-2FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2, Commerical Grade, Pb-FreeXC7V2000T-2FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V2000T-2GFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2GFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2LFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V2000T-2LFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V585T-1FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1157I Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-1FFG1761C Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1761I Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-2FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V
上传时间： 2021-12-22
上传用户：aben
Xilinx FPGA Artix-7 全系列（AD集成封装库），IntLib后缀文件，PCB封装带3D视图，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成封装型号列表：Library Component Count : 48Name Description----------------------------------------------------------------------------------------------------XC7A100T-1CSG324C Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1CSG324I Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FGG484C Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FGG484I Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FGG676C Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FGG676I Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-1FTG256C Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7A100T-1FTG256I Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7A100T-2CSG324C Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2CSG324I Artix-7 FPGA, 210 User I/Os, 0 GTP, 324-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FGG484C Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FGG484I Artix-7 FPGA, 285 User I/Os, 4 GTP, 484-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FGG676C Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FGG676I Artix-7 FPGA, 300 User I/Os, 8 GTP, 676-Ball BGA, Speed Grade 2, Industrial Grade, Pb-FreeXC7A100T-2FTG256C Artix-7 FPGA, 170 User I/Os, 0 GTP, 256-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7A100T-2FTG256I Artix-7 FPGA, 170 User I/Os, 0 GTP, 2
上传时间： 2021-12-22
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