NiosII软核处理器是Altera公司开发，基于FPGA操作平台使用的一款高速处理器，为了适应高速运动图像采集，提出了一种基于NiosII软核处理的步进电机接口设计，使用verilog HDL语言完成该接口设计，最后通过QuartusII软件，给出了实验仿真结果。
上传时间： 2015-01-02
上传用户：妄想演绎师
1/100S计时器常用于比赛中及各种要求较精确的各领域，如果是中小规模集成电路也可以实现这个功能的，但是这个系统的体积较大可操作性差，所以这次使用VHDL语言和硬件相结合制作一个计时器。这样的体积的可以大大缩小的，并且也是可以保证基本功能的前提下可以附加一些额外的功能的，比如系统的复位和指示。
上传时间： 2013-11-21
上传用户：acwme
书上永远学不到的接插件知识（附电路图详解）
上传时间： 2013-12-19
上传用户：lliuhhui
现在我们在超市购物付款时候只要一个识别器就可以很快知道价格，不再是以前的一个算盘或者计算器，加快了付款速度，很好地方便了顾客。无线射频识别(RFID)技术是一种自动识别技术。每一个目标对象在射频读卡器中对应唯一的电子识别码(UID)，或者“电子标签”。标签附着在物体上标识目标对象，如纸箱、货盘或包装箱等。射频读卡器(应答器)从电子标签上读取识别码。 表1 RFID频率 基本的RFID系统由三部分组成：天线或线圈、带RFID解码器的收发器和RFID电子标签(每个标签具有唯一的电子识别码)。表1显示了常用的四个RFID频率及其潜在的应用领域。其中，目前商业上应用最广的是超高频(UHF)，它在供应链管理中有可能得到广泛的应用。
上传时间： 2013-11-22
上传用户：wayne595
现场可编程门阵列（FPGA）与模数转换器（ADC）数字数据输出的接口是一项常见的工程设计挑战。此外，ADC使用多种多样的数字数据样式和标准，使这项挑战更加复杂。本资料将告诉您有关在高速数据转换器实现方案中使用LVDS的应用诀窍和技巧。
上传时间： 2015-01-02
上传用户：athjac
enter——选取或启动 esc——放弃或取消 f1——启动在线帮助窗口 tab——启动浮动图件的属性窗口 pgup——放大窗口显示比例 pgdn——缩小窗口显示比例 end——刷新屏幕 del——删除点取的元件（1个） ctrl+del——删除选取的元件（2个或2个以上） x+a——取消所有被选取图件的选取状态 x——将浮动图件左右翻转 y——将浮动图件上下翻转 space——将浮动图件旋转90度 crtl+ins——将选取图件复制到编辑区里 shift+ins——将剪贴板里的图件贴到编辑区里 shift+del——将选取图件剪切放入剪贴板里 alt+backspace——恢复前一次的操作 ctrl+backspace——取消前一次的恢复 crtl+g——跳转到指定的位置 crtl+f——寻找指定的文字
上传时间： 2013-11-01
上传用户：a296386173
在基于ASIC或FPGA的设计中，设计人员必须认真考虑某些性能标准，他们面临的挑战主要体现在面积、速度和功耗方面。 与ASIC一样，供应商在FPGA设计中也需要应对面积和速度的挑战。随着门数不断增加，FPGA需要更大的面积和尺寸来适应更多的应用，设计工具需要采用更好的算法以便更有效地利用面积。不断演进的FPGA技术也给设计人员带来一系列新的挑战，电源利用率就是其中之一，这对于为手持或便携式设备设计基于FPGA的嵌入式系统来说是急需解决的问题。
上传时间： 2013-11-23
上传用户：xaijhqx
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
上传用户：563686540
本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： l 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 l 形成风格良好和完整的文档。 l 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 l 便于新员工快速掌握本部门FPGA的设计流程。
上传时间： 2013-11-09
上传用户：cc1015285075
作为流行的EDA工具之一，Cadence一直以来都受到了广大EDA工程师的青睐。然而Cadence的使用之繁琐，又给广大初学者带来了不少麻烦。作为一位过来人，本人对此深有体会。本着为初学者抛砖引玉的目的，本人特意编写了这本小册子，将自己数年来使用Cadence的经验加以总结，但愿会对各位同行有所帮助。本册子的本意在于为初学者指路，故不会对个别工具进行很详细的介绍，只是对初学者可能经常使用的一些工具加以粗略的介绍。其中可能还请各位同行加以指正。
上传时间： 2013-11-23
上传用户：aesuser
