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SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验…
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systemverilog是新出现的一种高级硬件描述和验证语言，这里给出了一些书和文章还有使用vmm方法开发testbench的例子
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对 VHDL Verilog 和Systemverilog的详细对比，对与初学者十分有益！
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systemverilog简介如果能给大家一点帮助的话我会感到很高兴的
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Evaluation on how to use SystemVerilog as a design and assertion language.pdf 一本不错的systemveilog书籍，希望大家喜欢！
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systemverilog是新兴的开发语言。是学习systemveriog的基础性重要资料
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SystemVerilog 介绍 对初学者很有好处
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VMMforSystemVerilog的源码资料 学习SystemVerilog的好东西