synopsys
共 82 篇文章
synopsys 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 82 篇文章，持续更新中。
Saber入门教程中文
SABER是美国Analogy公司开发、现由Synopsys公司经营的系统仿真软件，是一种多技术、多领域的系统仿真产品，现已成为混合信号、混合技术设计和验证工具的业界标准，可用于电子、电力电子、机电一体化、机械、光电、光学、控制等不同类型系统构成的混合系统仿真，这也是SABER的最大特点。本文为Saber软件的中文入门教程
synopsys core assembler用户手册
知名IC设计工具公司synopsys的SOC集成工具core assembler的用户使用说明
synopsys ICC 实验手册
synopsys系列工具ICC实验手册，是初学者血虚ICC的入门级实验指导
vivado2015 license
Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。
Synopsys Verdi3 软件下载
文件较大,存在百度网盘,下载文件中提供了链接和提取码。打开即可下载。Verdi3 是Synopsys公司的EDA软件。
Synopsys verdi-SP2 软件下载
文件较大,存在百度网盘,下载文件中提供了链接和提取码。打开即可下载。Verdi3 是Synopsys公司的EDA软件。
荐读：如何学习FPGA
<p>第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。</p><p>接下来，首先找本实例抄代码。抄代码的意义在于熟悉语法规则和编译器（这里的编译
EDA技术_Synopsys公司STA工具PrimeTime介绍
<p>EDA技术_Synopsys公司STA工具PrimeTime介绍</p>
集成电路设计制造中EDA工具实用教程
<p>《集成电路设计制造中EDA工具实用教程》共17章，分为三个部分。第一部分介绍半导体工艺和半导体器件仿真工具，分别介绍了Synopsys公司的TSUPREM4/MEDICI，ISE TCAD和Silvaco公司的Athena/Atlas等TCAD工具及其使用，并以ESD静电放电防护器件的设计及验证为实例介绍这些软件工具的应用。第二部分介绍了模拟集成电路设计工具的应用，辅以典型模拟IC电路的设计
hsim manual
<span style="color:#666666;font-family:"font-size:13px;white-space:normal;background-color:#FFFFFF;">synopsys公司出品的hsim仿真工具，速度快精度低,含有详细教程及示例。</span>
Sentaurus TCAD器件工艺模拟教程
<p>Sentaurus是Synopsys公司的专门用于半导体器件制造工艺和电学特性仿真的EDA软件，可以给出掺杂、电势分布等物理特性。</p>
GPIB接口总线控制芯片的研究与设计
<p>GPIB为PC机与可编程仪器之间的连接系统定义了电气、机械、功能和软件特性。在自动测试领域中，GPIB通用接口是测试仪器常用的接口方式，具有一定的优势。</p><p>通过GPIB组建自动测试系统方便且费用低廉。而GPIB控制芯片是自动测试系统中的关键芯片。目前，此类芯片只有国外少数公司生产，不仅价格昂贵，而且购买不便。因此，GPIB接口芯片的国产化、自主化对我国的自动测试产业具有重大的意义。
Synopsys_Vcs_Verdi_Spyglass环境搭建
<p>synopsys 芯片开发环境搭建完整教程。</p>
图示化Saber仿真软件详解
<p style="text-indent: 32px">saber仿真软件是美国Synopsys公司的一款EDA软件，被誉为全球最先进的系统仿真软件，是唯一的多技术、多领域的系统仿真产品，现已成为混合信号、混合技术设计和验证工具的业界标准，可用于电子、电力电子、机电一体化、机械、光电、光学、控制等不同类型系统构成的混合系统仿真，为复杂的混合信号设计与验证提供了一个功能强大的混合信号仿真器，兼容模
vivado集成开发环境时序约束介绍
<p>本文主要介绍如何在Wado设计套件中进行时序约束，原文出自 xilinx中文社区。</p><p>1 Timing Constraints in Vivado-UCF to xdcVivado软件相比于sE的一大转变就是约束文件，5E软件支持的是UcF（User Constraints file，而 Vivado软件转换到了XDc（Xilinx Design Constraints）。XDC主
EDA软件合集，最全的电路仿真软件下载汇总，五大公司工具整理汇总，65G！
按照ANSYS、Cadence、Mentor、NI Multisim、Synopsys五大公司进行搜集整理。数十个软件安装包，按需收~
Vivado时序约束
Synopsys' widely-used design constraints format, known as SDC, describes the "design intent" and surrounding constraints for synthesis, clocking, timing, power, test and environmental and operating co
VIVADO集成开发环境时序约束
<p>
<b>本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。</b>
</p>
<p>
<b><b>Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User
Constraints File)，而Vivado软件转换到了XDC(Xilinx
Design Constraints)。XDC主要基于SDC(Synopsys
Des
synopsys for the students in order to guide them
synopsys for the students in order to guide them
synopsys for the students in order to guide them
synopsys for the students in order to guide them