vcs下编译通过的PLI的实例，包括功能仿真，和可综合代码
上传时间： 2014-12-03
上传用户：qw12
vcs tutorial lab1，very good
上传时间： 2013-12-03
上传用户：chenxichenyue
vcs tutorial Lab2-PLI verygood
上传时间： 2016-03-02
上传用户：1583060504
著名EDA工具软件vcs得技术资料。pdf格式。
上传时间： 2013-12-21
上传用户：851197153
这是一本介绍vcs 使用的的书，对于从事这方面工作的同志可能很需要
标签： vcs
上传时间： 2013-11-25
上传用户：wlcaption
vcs-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式.该文档是一个不错的使用指南.
标签： vcs-verilog simulator compiled synopsys
上传时间： 2014-11-17
上传用户：lili123
可以在vivado中调用vcs仿真，减少仿真时间，提高效率
上传时间： 2018-07-24
上传用户：yuquan216
仿真的过程编译Compile vcs对源文件进行编译，生成中间文件和可执行文件仿真Simulate运行可执行文件，对设计进行仿真调试通过观察波形、设置断点、追踪信号、查看schematic等来发现错误，并进行纠正覆盖率测试通过在编译时，加入覆盖率测试的选项、仿真后，生成包含覆盖率信息的中间文件来显示测试平台的正确性和完备性。一个常见的编译命令如下：vcs f-y+libext+-V\-P-Mupdate-o-I +V2k-R-RI-s\-debug_all+vcsd +define++timopt+<>-line\+incdir+++memopt[+2]-sverilog-mhdl +ad\-full64-comp64+nospecify +notimingcheck-ntb +race\-ova_file +vpdfile++vpdfilesize+\+vpdupdate +cli++vcs+initmem+011lxlz\+vcs+initreg+0|1lx|z +Vc-cm lineltgllcondlfsmlpathlbranch-cm_dir\-vlib-file是Verilog文件，包含了引用的module的定义，可以是绝对路径，也可以是相对路劲。-y1ibdir是参考库的目录，vcs从该目录下寻找包含引用的module的Verilog文件，这些文件的文件名必须和引用的module的名一样+libextt++..vcs在参考库目录下寻找以.v和.vhd为扩展名的文件。多个扩展名之间用“+”连接。
标签： vcs
上传时间： 2022-06-30
上传用户：tigerwxf1
Scirocco Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具。它与vcs一样采用了革命性的模拟技术
上传时间： 2013-04-15
上传用户：eeworm
自己设计的Smartcard功能模块，已经通过vcs仿真和FPGA验证，可以使用。
上传时间： 2013-08-26
上传用户：小鹏
